特許
J-GLOBAL ID:201903009490098852
薄膜トランジスタ、その製造方法、およびそれを含む表示装置
発明者:
出願人/特許権者:
代理人 (4件):
岡部 讓
, 吉澤 弘司
, 三村 治彦
, 岡部 洋
公報種別:公開公報
出願番号(国際出願番号):特願2018-132947
公開番号(公開出願番号):特開2019-033250
出願日: 2018年07月13日
公開日(公表日): 2019年02月28日
要約:
【課題】製造工程の複雑度を下げることができるN型半導体層とP型半導体層の両方を含む薄膜トランジスタ、その製造方法、およびそれを含む表示装置を提供する。【解決手段】基板上に配置された下部ゲート電極、下部ゲート電極を覆う第1ゲート絶縁膜、第1ゲート絶縁膜上に配置された半導体層、半導体層上に配置された第2ゲート絶縁膜、及び第2ゲート絶縁膜上に配置された上部ゲート電極を備える。半導体層はN型半導体層とP型半導体層を含み、N型半導体層の一側の幅は前記P型半導体層の一側の幅より広い。【選択図】図5
請求項(抜粋):
基板上に配置された下部ゲート電極と、
前記下部ゲート電極を覆う第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に配置された半導体層と、
前記半導体層上に配置された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に配置された上部ゲート電極とを備え、
前記半導体層は、N型半導体層とP型半導体層を含み、
前記N型半導体層の一側の幅は、前記P型半導体層の一側の幅よりも広いことを特徴とする薄膜トランジスタ。
IPC (6件):
H01L 29/786
, H01L 21/336
, G02F 1/136
, G09F 9/30
, H01L 27/32
, H01L 51/50
FI (8件):
H01L29/78 618E
, H01L29/78 612B
, H01L29/78 618B
, H01L29/78 616Z
, G02F1/1368
, G09F9/30 338
, H01L27/32
, H05B33/14 A
Fターム (86件):
2H192AA24
, 2H192CB02
, 2H192CB05
, 2H192CB08
, 2H192CB24
, 2H192CB37
, 2H192CB56
, 2H192CB83
, 2H192EA04
, 2H192EA15
, 2H192EA76
, 2H192FA73
, 2H192FB03
, 2H192FB46
, 3K107AA01
, 3K107BB01
, 3K107CC45
, 3K107DD39
, 3K107EE04
, 3K107EE57
, 3K107FF15
, 5C094AA43
, 5C094BA27
, 5C094BA31
, 5C094BA43
, 5C094BA75
, 5C094DA09
, 5C094DA13
, 5C094DA15
, 5C094DB04
, 5C094FA02
, 5C094FA04
, 5C094FB14
, 5F110AA16
, 5F110BB01
, 5F110BB02
, 5F110BB11
, 5F110CC01
, 5F110CC07
, 5F110DD01
, 5F110DD02
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110DD17
, 5F110DD24
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE14
, 5F110EE25
, 5F110EE30
, 5F110EE42
, 5F110EE44
, 5F110FF02
, 5F110FF03
, 5F110FF09
, 5F110FF10
, 5F110FF30
, 5F110GG01
, 5F110GG19
, 5F110GG22
, 5F110GG23
, 5F110GG24
, 5F110GG25
, 5F110GG26
, 5F110GG42
, 5F110GG43
, 5F110HL02
, 5F110HL03
, 5F110HL04
, 5F110HL09
, 5F110HL11
, 5F110HL22
, 5F110HL23
, 5F110HM02
, 5F110HM12
, 5F110NN03
, 5F110NN23
, 5F110NN24
, 5F110NN33
, 5F110NN44
, 5F110NN77
, 5F110NN78
, 5F110QQ09
引用特許:
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