特許
J-GLOBAL ID：201903017506284620

電荷トラップスプリットゲートデバイス及びその製作方法

発明者：
チェン,チュン

チェン,チュン について

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ファン,シェンチン

ファン,シェンチン について

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キム,ウンスーン

キム,ウンスーン について

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ラムスベイ,マーク

ラムスベイ,マーク について

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チャン,クオ,トゥン

チャン,クオ,トゥン について

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ハダド,サメール

ハダド,サメール について


出願人/特許権者：
サイプレス セミコンダクター コーポレーション

サイプレス セミコンダクター コーポレーション について


代理人 (4件)： 稲葉 良幸 ,  大貫 敏史 ,  江口 昭彦 ,  内藤 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2018-235247
公開番号（公開出願番号）：特開2019-068093
出願日： 2018年12月17日
公開日（公表日）： 2019年04月25日
要約：
【課題】同じ半導体チップ上に高度論理構成要素及びメモリ構成要素を製作する集積プロセスを提供する。【解決手段】並んで埋め込まれたメモリゲートと選択ゲートと、メモリゲートと基板との間に配置される第1の部分と、選択ゲートの内部側壁に沿って配置される第2の部分とを有して、選択ゲートをメモリゲートから隔てる誘電体構造と、メモリゲートの内部側壁に沿って、選択ゲート上に形成されるスペーサとを備えるスプリットゲートデバイス。また、高電圧及び低電圧トランジスタを含む埋め込みスプリットゲートデバイスの別形態が開示される。【選択図】図5
請求項（抜粋）：
スプリットゲートデバイスを製作する方法であって、 第1の導電層を基板上に配置することと、 ハードマスク層を前記第1の導電層上に配置することと、 前記ハードマスク層をエッチングして、前記基板の第1の領域上に第1のハードマスクゲートパターンを形成するとともに、前記基板の第2の領域上に第2のハードマスクゲートパターンを形成することと、 前記第1のハードマスクゲートパターンに従って前記第1の導電層をエッチングし、前記スプリットゲートデバイスの第1のゲートを形成することと、 前記第1のゲート及び前記第2のハードマスクゲートパターン上に誘電体を形成することと、 第2の導電層を前記誘電体上に配置することと、 前記第2の導電層をエッチングして前記スプリットゲートデバイスの第2のゲートを形成することと、 を含む、方法。
IPC (4件)：
H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L27/11568 ,  H01L29/78 371
Fターム (16件)：
5F083EP18 ,  5F083EP24 ,  5F083ER21 ,  5F083GA01 ,  5F083GA05 ,  5F083GA11 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA56 ,  5F083NA01 ,  5F083PR03 ,  5F101BA45 ,  5F101BB02 ,  5F101BE07 ,  5F101BH14
引用特許：
審査官引用 (4件)
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