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J-GLOBAL ID：202002220422125039   整理番号：20A1985772

CMOSアニーリングマシンの概要

Outline of CMOS Annealing Machine

著者 (1件)： 山岡雅直 (日立)
資料名： 電子情報通信学会論文誌 C(Web)
巻： J103-C  号： 9  ページ： 380-386 (WEB ONLY)  発行年： 2020年09月01日 
JST資料番号： U0472A  ISSN： 1881-0217  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： IoTが一般的となりデータ処理に必要な計算能力は増大しているが,従来の計算機の性能向上は半導体微細化の鈍化とともに難しくなっている.そこで,処理対象を組合せ最適化問題に特化し,最適化問題をイジングモデルに写像し効率良く解くアニーリングマシンが提案されている.半導体回路でイジングモデルを疑似的に再現するCMOSアニーリングマシンを提案した.このCMOSアニーリングマシンのプロトタイプを開発し,組合せ最適化問題が処理できることを確認した.更に実用化に向けてアプリケーションやソフトウェア技術の開発を行っており,その取り組みを紹介する.(著者抄録)

シソーラス用語： *組合せ最適化問題 ,  *専用計算機 ,  量子計算 ,  最適化問題 ,  シミュレーテッドアニーリング ,  Ising模型 ,  半導体集積回路 ,  CMOS ,  スケーラビリティ【計算機】 ,  相互接続
準シソーラス用語： CMOS回路 ,  Isingモデル ,  IoT ,  量子アニーリング

分類 (1件)： 専用演算制御装置  (JC04030Y)

引用文献 (16件)：

• W. Johnson, M.H.S. Amin, S. Gildert, T. Lantingl, F. Hamze, N. Dickson, R. Harris, A.J. Berkley, J. Johansson, P. Bunyk, E.M. Chapple, C. Enderud, J.P. Hilton, K. Karimi, E. Ladizinsky, N. Ladizinsky, T. Oh, I. Perminov, C. Rich, M.C. Thom, E. Tolkacheva, C.J.S. Truncik, S. Uchaikin, J. Wang, B. Wilson, and G. Rose, “Quantum annealing with manufactured spins,” Nature,473, pp.194-198, May 2011.
• R.F. Service, “The brain chip,” Science, vol.345, Issue 6197, Aug.2014.
• C. Yoshimura, M. Yamaoka, H. Aoki, and H. Mizuno, “Spatial computing architecture using randomness of memory cell stability under voltage control,” 21st European Conference on Circuit Theory and Design, Sept. 2013.
• M. Yamaoka, C. Yoshimura, M. Hayashi, T. Okuyama, H. Aoki, and H. Mizuno, “20k-spin ising chip for combinational optimization problem with CMOS annealing,” ISSCC 2015 digest of technical papers, pp.432-433, Feb. 2015.
• M. Yamaoka, C. Yoshimura, M. Hayashi, T. Okuyama, H. Aoki, and H. Mizuno, “A 20k-spin ising chip to solve combinatorial op-timization problems with CMOS annealing,” IEEE J. Solid-State Circuits, vol.51, no.1, pp.303-309, Jan. 2016.

タイトルに関連する用語 (4件)： CMOS ,  アニーリング ,  マシン ,  概要