文献

J-GLOBAL ID：202002248520632777   整理番号：20A2542639

桁上げ非厳密基本モジュールを用いた近似FPGAベース乗算器

Approximate FPGA-Based Multipliers Using Carry-Inexact Elementary Modules

著者 (5件)： GUO Yi (Graduate School of Information, Production and System, Waseda University) ,  SUN Heming (Waseda Research Institute for Science and Engineering) ,  SUN Heming (JST, PRESTO) ,  LEI Ping (Graduate School of Information, Production and System, Waseda University) ,  KIMURA Shinji (Graduate School of Information, Production and System, Waseda University)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E103.A  号： 9  ページ： 1054-1062(J-STAGE)  発行年： 2020年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 近似乗算器設計は,精度損失の対価でハードウェア性能を改善するための有効な技法である。現在の近似乗算器は,主にASICベースであり,1つの特定のアプリケーション専用である。対照的に,FPGAは,その高性能,再構成可能性,および高速開発期間のため,多くのアプリケーションにおいて魅力的な選択である。本論文では,FPGAベースの仕組み(主にルックアップテーブルと桁上げチェーン)を採用することにより,近似乗算器を設計するための新しい方法論を提示した。面積と待ち時間は,桁上げ結果に関する近似を適用し,乗算器における桁上げ伝搬経路を切断することによって著しく減少した。さらに,基本モジュールとして提案した小型近似乗算器を用いることにより,アーキテクチャ空間上の高次乗算器を探索した。様々な精度とハードウェアの要求に関して,近似8×8乗算器における8つの構成を考察した。平均相対誤差距離(MRED)に関して,提案した8×8乗算器の誤差は1.06%と低かった。厳密な乗算器と比較して,提案設計は面積を43.66%,電力を24.24%削減できる。クリティカルパス待ち時間の減少は最大29.50%であった。提案乗算器設計は,他の設計と同等の精度で,より良い精度とハードウェアのトレードオフを有している。さらに,画像鮮鋭化処理を用いて,アプリケーションにおける近似乗算器の効率を評価した。(翻訳著者抄録)

シソーラス用語： *FPGA ,  *乗算器 ,  消費電力 ,  ASIC ,  演算 ,  待ち時間 ,  桁上げ論理
準シソーラス用語： 低電力

著者キーワード (4件)： 近似計算 ,  FPGAに基づくFPGA ,  乗算器 ,  低電力設計

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (17件)：

• [1] J. Han and M. Orshansky, “Approximate computing: An emerging paradigm for energy-efficient design,” Proc. IEEE European Test Symposium (ETS), pp.1-6, 2013. 10.1109/ets.2013.6569370
• [2] T. Yang, T. Ukezono, and T. Sato, “A low-power high-speed accuracy-controllable approximate multiplier design,” Asia and South Pacific Design Automation Conference (ASP-DAC), pp.605-610, 2018. 10.1109/aspdac.2018.8297389
• [3] S. Venkatachalam and S.B. Ko, “Design of power and area efficient approximate multipliers,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol.25, no.5, pp.1782-1786, 2017. 10.1109/tvlsi.2016.2643639
• [4] I. Qiqieh, R. Shafik, G. Tarawneh, D. Sokolov, and A. Yakovlev, “Energy-efficient approximate multiplier design using bit significance-driven logic compression,” Proc. Conference on Design, Automation & Test in Europe (DATE), pp.7-12, 2017. 10.23919/date.2017.7926950
• [5] A. Momeni, J. Han, and F. Lombardi, “Design and analysis of approximate compressors for multiplication,” IEEE Trans. Comput., vol.64, no.4, pp.984-994, 2015. 10.1109/tc.2014.2308214

タイトルに関連する用語 (5件)： 桁 ,  モジュール ,  近似 ,  FPGA ,  乗算器