特許
J-GLOBAL ID：202003018475808177

半導体素子用エピタキシャル基板の製造方法

発明者：
市村 幹也

市村 幹也 について

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前原 宗太

前原 宗太 について

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倉岡 義孝

倉岡 義孝 について


出願人/特許権者：
日本碍子株式会社

日本碍子株式会社 について


代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願2017-548678
特許番号：特許第6730301号
出願日： 2016年10月05日
請求項（抜粋）：
【請求項1】 半導体素子用のエピタキシャル基板を製造する方法であって、 a)ZnがドープされたGaNからなる半絶縁性の自立基板を用意する準備工程と、 b)前記自立基板に隣接させて、13族窒化物からなるバッファ層を形成するバッファ層形成工程と、 c)前記バッファ層に隣接させて、13族窒化物からなるチャネル層を形成するチャネル層工程と、 d)前記チャネル層を挟んで前記バッファ層とは反対側の位置に、13族窒化物からなる障壁層を形成する障壁層形成工程と、 を備え、 前記準備工程において用意した前記自立基板に前記バッファ層形成工程の完了までの間に外部から取り込まれたSiによって前記自立基板と前記バッファ層とからなる第1の領域の一部にSiを1×1017cm-3以上の濃度で含む第2の領域が形成され、 前記バッファ層形成工程においては、前記自立基板からZnの拡散を生じさせることにより、前記第2の領域におけるZnの濃度の最小値が1×1017cm-3となるように前記バッファ層を形成する、 ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
IPC (7件)：
H01L 21/338 ( 200 6.01) ,  H01L 29/778 ( 200 6.01) ,  H01L 29/812 ( 200 6.01) ,  H01L 21/205 ( 200 6.01) ,  C30B 29/38 ( 200 6.01) ,  C30B 19/04 ( 200 6.01) ,  C30B 25/20 ( 200 6.01)
FI (5件)：
H01L 29/80 H ,  H01L 21/205 ,  C30B 29/38 D ,  C30B 19/04 ,  C30B 25/20
引用特許：
審査官引用 (4件)
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