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J-GLOBAL ID：202102234439548642   整理番号：21A0132297

TMRに基づくCDC同期のための設計と検証

Design and verification for CDC synchronization based on TMR

著者 (2件)： Fan Yuyang (Civil Aviation University of China, Tianjin Key Laboratory for Civil Aircraft Airworthiness) ,  Deng Zhi (Civil Aviation University of China, Tianjin Key Laboratory for Civil Aircraft Airworthiness)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 17  号： 21  ページ： 20200287(J-STAGE)  発行年： 2020年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 三重モジュール冗長(TMR)は,単一イベントアップセット(SEU)に対して回路を保護するためにFPGA/ASIC回路で広く使われている。しかし,クロックドメインを超えての信号伝送に対する準安定性の干渉のため,SEUに対するTMR回路能力は大いに減少する。この問題を解決するために,TMR回路に適用できるクロスクロック伝送解法を提示した。さらに,プロトコル挿入,準安定注入および強制反転を組み合わせたシミュレーションベースの検証を提案し,TMR回路に基づく本解法の可用性の検証に成功した。(翻訳著者抄録)

シソーラス用語： *SEU【シングルイベント】 ,  FPGA ,  ASIC ,  *冗長システム

著者キーワード (3件)： 単一イベントアップセット ,  クロックドメイン交差(CDC) ,  三重モジュラ冗長性

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (32件)：

• [1] R. Jasinski: “Fault-tolerance techniques for SRAM-based FPGAs,” Comput. J. 50 (2007) 248 (DOI: 10.1093/comjnl/bxl060).
• [2] N. Gaspard, et al.: “Technology scaling comparison of flip-flop heavy-ion single-event upset cross sections,” IEEE Trans. Nucl. Sci. 60 (2013) 4368 (DOI: 10.1109/TNS.2013.2289745).
• [3] D. Tang, et al.: “Soft error reliability in advanced CMOS technologies-trends and challenges,” Sci. China Technol. Sci. 57 (2014) 1846 (DOI: 10.1007/s11431-014-5565-6).
• [4] K.S. Morgan, et al.: “A comparison of TMR with alternative fault-tolerant design techniques for FPGAs,” IEEE Trans. Nucl. Sci. 54 (2007) 2065 (DOI: 10.1109/TNS.2007.910871).
• [5] R. Yao, et al.: “State synchronization technique based on present input and healthy state for repairable TMR systems,” IEICE Electron. Express 13 (2016) 20161000 (DOI: 10.1587/elex.13.20161000).

タイトルに関連する用語 (4件)： TMR ,  CDC ,  設計 ,  検証