特許

J-GLOBAL ID：202103000980246834

ゲート構造及びその製造のための方法

発明者： オシポフ, コンスタンティン ,  ヴュルフル, ハンス-ヨアヒム
出願人/特許権者： フォルシュングスフェアブント ベルリン エー ファウ
代理人 (3件)： SK特許業務法人 ,  奥野 彰彦 ,  伊藤 寛之
公報種別：公表公報
出願番号（国際出願番号）：特願2020-526868
公開番号（公開出願番号）：特表2021-503719
出願日： 2018年10月17日
公開日（公表日）： 2021年02月12日
要約：

本発明は、ゲート構造及びその製造方法に関する。特には、本発明は、電界効果トランジスタ(FET)のゲート構造に関するものであり、一律の方法を用いて、同一の活性層を有する電界効果トランジスタが、共通の基板ベース上に、デプレッション型、、エンハンスメント型、低雑音型、として構成できる。本発明に係るゲート構造は、基板、圧電活性層(112、212)、パッシベーション層(120、220)、接触要素(140、240)、カバー層(150、250)、を備える。活性層の上に配置された少なくとも1つの層は、接触要素の周囲の領域において、|σ|>200MPaの垂直張力で引張応力又は圧縮応力をかけられており、接触要素の周囲の領域における個々の応力を介して、パッシベーション層と活性層との間の境界領域に結果として生じる力がかかり、これは、圧電効果を介して、接触要素の下の領域における活性層内の電子密度に影響を与える。【選択図】図2

請求項（抜粋）：

ゲート構造であって、 a)基板(110、210)、 b)前記基板(110、210)上に配置されている、圧電活性層(112、212)、 c)前記圧電活性層(112、212)上に配置され、10nmから1000nmの間の厚みを有する、パッシベーション層(120、220)であって、 前記パッシベーション層(120、220)は、前記パッシベーション層(120、220)全体を通って、前記圧電活性層(112、212)の方向に延在する凹部(122、222)を有し、 前記凹部(122、222)は、前記圧電活性層(112、212)への境界上に、10nmから500nmの間の幅を有するパッシベーション層、 d)前記凹部(122、222)の内部に配置されている、接触要素(140、240)であって、 前記接触要素(140、240)は、前記圧電活性層(112、212)から前記パッシベーション層(120、220)の上まで延在する接触要素、 e)前記パッシベーション層(120、220)の上で前記接触要素(140、240)を覆おうカバー層(150、250) を備え、 f)前記圧電活性層(112、212)の上に配置されている少なくとも1つの層(120、220、150、250、230)は、前記接触要素(140、240)の周囲の領域において、|σ|>200MPaの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられており、 前記接触要素(140、240)の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層(120、220)と前記圧電活性層(112、212)との間の境界領域上にかかり、 これは、圧電効果を介して、前記接触要素(140、240)の下の領域における圧電活性層(112、212)内の電子密度に影響を及ぼし、 応力をかけられた層の前記垂直応力は、±4GPaの間の範囲にあり、 g)前記パッシベーション層(112、220)の厚みと、前記凹部(122、222)の前記圧電活性層(112、212)への境界上の幅との間の比は、1.5:1と4:1との間である、 ゲート構造。

IPC (9件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/423 ,  H01L 21/283 ,  H01L 29/47 ,  H01L 29/872 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 29/778

FI (7件)：

H01L29/80 E ,  H01L29/58 Z ,  H01L21/283 C ,  H01L29/48 D ,  H01L27/04 A ,  H01L29/80 H ,  H01L29/80 M

Fターム (33件)：

4M104AA03 ,  4M104AA07 ,  4M104CC03 ,  4M104EE06 ,  4M104EE12 ,  4M104EE14 ,  4M104EE17 ,  4M104EE18 ,  4M104FF07 ,  4M104GG12 ,  4M104GG14 ,  4M104HH17 ,  5F038CA02 ,  5F038DF02 ,  5F038EZ02 ,  5F038EZ20 ,  5F102GA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GL04 ,  5F102GL08 ,  5F102GS01 ,  5F102GS04 ,  5F102GT01 ,  5F102GT02 ,  5F102GT03 ,  5F102GT04 ,  5F102GV05 ,  5F102GV08

引用特許：

審査官引用 (4件)

• 支持されたゲート電極を備えるトランジスタの作製方法およびそれに関連するデバイス
  公報種別：公開公報   出願番号：特願2012-237917   出願人：クリーインコーポレイテッド
• MES構造トランジスタを作製する方法、MES構造トランジスタ
  公報種別：公開公報   出願番号：特願2013-007495   出願人：住友電気工業株式会社, 国立大学法人東北大学
• 窒化物半導体装置
  公報種別：公開公報   出願番号：特願2007-080093   出願人：サンケン電気株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願2010-024231   出願人：パナソニック株式会社