特許
J-GLOBAL ID：202203021211162541

半導体装置

発明者：
河野 憲司

河野 憲司 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 特許業務法人ゆうあい特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2018-209870
公開番号（公開出願番号）：特開2020-077742
特許番号：特許第7024688号
出願日： 2018年11月07日
公開日（公表日）： 2020年05月21日
請求項（抜粋）：
【請求項1】 接合型FET(10)とMOSFET(20)とがカスコード接続されている半導体装置であって、 ソース電極(11)、ドレイン電極(12)、ゲート電極(13)を有する前記接合型FETと、 ソース電極(21)、ドレイン電極(22)、ゲート電極(23)を有する前記MOSFETと、を備え、 前記接合型FETと前記MOSFETは、前記接合型FETのソース電極と前記MOSFETのドレイン電極とが電気的に接続されてカスコード接続されており、 前記接合型FETは、 第1導電型のドリフト層(113)と、 前記ドリフト層上に配置された第1導電型のチャネル層(114)と、 前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第1導電型のソース層(115)と、 前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第2導電型のゲート層(13)と、 前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート層と離れている第2導電型のボディ層(116)と、 前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層(111)と、 前記ソース層および前記ボディ層と電気的に接続される前記ソース電極と、 前記ドレイン層と電気的に接続される前記ドレイン電極と、有し、 前記ゲート層と前記ボディ層との間の耐圧は、前記MOSFETの耐圧より低くされている半導体装置。
IPC (11件)：
H01L 29/78 ( 200 6.01) ,  H01L 29/12 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 21/8234 ( 200 6.01) ,  H01L 27/06 ( 200 6.01) ,  H01L 21/337 ( 200 6.01) ,  H01L 29/808 ( 200 6.01) ,  H01L 29/06 ( 200 6.01) ,  H01L 27/088 ( 200 6.01) ,  H01L 21/338 ( 200 6.01) ,  H01L 29/812 ( 200 6.01)
FI (11件)：
H01L 29/78 656 A ,  H01L 29/78 652 T ,  H01L 29/78 657 A ,  H01L 29/78 657 G ,  H01L 29/78 658 H ,  H01L 29/78 653 A ,  H01L 27/06 102 A ,  H01L 29/80 C ,  H01L 29/06 301 G ,  H01L 27/088 E ,  H01L 29/80 V
引用特許：
出願人引用 (5件)
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