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J-GLOBAL ID：200902227373907010   Reference number：08A0231034

次世代コンピュータを支える超高速・超高密度インタコネクション技術 1.オンチップ伝送線路配線の期待と課題

Author (1)： MASU KAZUYA (東京工大)
Material： 電子情報通信学会誌  (Journal of the Institute of Electronics, Information and Communication Engineers)
Volume： 91  Issue： 3  Page： 170-175  Publication year： Mar. 01, 2008 
JST Material Number： F0019A  ISSN： 0913-5693  Document type： Article
Article type： 解説  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *CMOS structure ,  *MOS integrated circuit ,  *transmission line ,  *multilayer interconnection ,  delay characteristic ,  semiconductor chip ,  scaling law ,  fine patterning ,  consumed electric power ,  transmission speed ,  crosstalk (communication disturbance) ,  via hole ,  *signal transmission ,  VLSI ,  *MOS structure
Semi thesaurus term： SOC

JST classification (1)： General  (NC03161C)

Reference (17)：

• BAKOGLU, H. B. Circuits, Interconnections and Packaging for VLSI. 1990
• MASU, K. RF passive components using metal line on Si CMOS. IEICE Trans. Electron., C. 2006, E89, 6, 681-691
• ITO, H. A loss optimization method using WD product for on-chip differential transmission line design. IEEE Workshop on Signal Propagation on Interconnects (SPI), Berlin-Mitte, Germany, May 2006. 2006, 217-220
• TSUCHIYA, A. Measurement of interconnect loss due to dummy fills. Proceedings of 11th IEEE Workshop on Signal Propagation on Interconnects, May 2007. 2007, 241-244
• AMAKAWA, S. Signal transmission through interconnects with repetitive loads. Albany, New York, Oct., 2007, and Advanced Metallization Conference, Asian Session (ADMETA), Tokyo, Oct. 2007, 94-95

Terms in the title (6)： 次世代コンピュータ ,  高密度 ,  インタコネクション ,  オンチップ ,  伝送線路 ,  期待