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J-GLOBAL ID：200903002027865770

薄膜トランジスタパネル及びその製造方法

Inventor：
石井 裕満

About 石井 裕満


Applicant, Patent owner：
カシオ計算機株式会社

About カシオ計算機株式会社


Agent (1)： 長南 満輝男
Gazette classification：公開公報
Application number (International application number)：2005305140
Publication number (International publication number)：2007115859
Application date： Oct. 20, 2005
Publication date： May. 10, 2007
Summary：
【課題】 薄膜トランジスタのVg-Id特性のマイナス側へのシフトを抑制し、且つ、工程数が増加しない製造方法の提供。【解決手段】 ゲート電極6上にゲート絶縁膜7を介した半導体薄膜8、及びその上に設けられたチャネル保護膜9の上面両側に一対のオーミックコンタクト層10、11が設けられ、更にソース・ドレイン電極12,13が設けられる。ソース・ドレイン電極12,13の各上面及びその各近傍には、画素電極2と同一の材料からなる導電性被覆膜14、15が設けられる。半導体薄膜8と各オーミックコンタクト層10、11とによって形成されるオーミックコンタクト領域16、17には、ソース電極12及びドレイン電極13と同電位である各導電性被覆膜14、15とゲート電極6との間で形成される縦電界がかかることにより、Vg-Id特性のマイナス側へのシフトを抑制することができる。【選択図】 図2
Claim (excerpt)：
基板上に、ゲート電極上にゲート絶縁膜を介して半導体薄膜が設けられ、前記半導体薄膜上に一対のオーミックコンタクト層が設けられ、前記各オーミックコンタクト層上にソース電極及びドレイン電極が設けられた薄膜トランジスタと、前記薄膜トランジスタのソース電極に接続された画素電極を有する薄膜トランジスタパネルにおいて、前記ソース電極側と前記ドレイン電極側との少なくとも一方の上部に設けられた導電性被覆膜を有し、前記導電性被覆膜は前記画素電極と同一の材料によって形成され、前記ソース電極または前記ドレイン電極の幅よりも幅広とされ、且つ、チャネル領域の外側領域における前記ソース電極または前記ドレイン電極を完全に覆っていることを特徴とする薄膜トランジスタパネル。
IPC (3)：
H01L 29/786 ,  H01L 21/336 ,  H01L 29/417
FI (4)：
H01L29/78 616T ,  H01L29/78 612D ,  H01L29/78 616U ,  H01L29/50 M
F-Term (45)：
4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104AA10 ,  4M104BB02 ,  4M104BB13 ,  4M104BB36 ,  4M104CC01 ,  4M104DD17 ,  4M104EE03 ,  4M104EE17 ,  4M104FF06 ,  4M104FF13 ,  4M104FF21 ,  4M104GG08 ,  4M104HH20 ,  5F110AA16 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE44 ,  5F110FF03 ,  5F110FF29 ,  5F110GG02 ,  5F110GG15 ,  5F110GG23 ,  5F110GG35 ,  5F110GG44 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK09 ,  5F110HK16 ,  5F110HK22 ,  5F110HK33 ,  5F110HK34 ,  5F110HL07 ,  5F110HM02 ,  5F110HM04 ,  5F110NN02 ,  5F110NN12 ,  5F110NN24 ,  5F110NN35 ,  5F110QQ09
Patent cited by the Patent：
Cited by applicant (4)
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