半導体集積回路装置

Inventor： ,
Applicant, Patent owner： ,
Agent (8)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
Gazette classification：公開公報
Application number (International application number)：2005251118
Publication number (International publication number)：2007066423
Application date： Aug. 31, 2005
Publication date： Mar. 15, 2007
Summary：

【課題】アクセスへの影響を最小限に抑えつつ、低消費電力な半導体メモリを備えた半導体集積回路装置を提供すること。【解決手段】パワーオン検知回路1と、メモリセルアレイ3と、メモリセルアレイ3のアドレスを順次カウントし、メモリセルアレイ3のメモリセルのデータをカウントに従って初期化する初期化カウンタ5と、入出力データ数がNビットの入出力バッファ7と、M×Nビットのデータを保持可能であり、入出力バッファとNビットずつデータを入出力し、メモリセルアレイ3と最大M×Nビットのデータを入出力するリードライトバッファ9と、エラー検知訂正回路11と、パワーオン検知回路1がパワーオンを検知した後、初期化カウンタ5によるメモリセルのデータの初期化が全て完了したか否かを判断する初期化検知回路13と、を備える。そして、ライト動作時のメモリセルアレイ3へのデータ書き込みビット数を、初期化完了前と完了後とで変える。【選択図】図1

Claim (excerpt)：

パワーオンを検知するパワーオン検知回路と、メモリセルが集積されたメモリセルアレイと、前記メモリセルアレイのアドレスを順次カウントし、前記メモリセルアレイに集積された前記メモリセルのデータをカウントに従って初期化する初期化カウンタと、入出力データ数がNビットの入出力バッファと(ただし、Nは1以上の自然数)、 M×Nビットのデータを保持可能であり、前記入出力バッファとNビットずつデータを入出力し、前記メモリセルアレイと最大M×Nビットのデータを入出力するリードライトバッファと(ただし、Mは2以上の自然数)、前記メモリセルアレイからの前記M×Nビットのデータにエラーがあるか否かを検知し、エラーが検知されたとき、検知されたエラーを訂正するエラー検知訂正回路と、前記パワーオン検知回路がパワーオンを検知した後、前記初期化カウンタによる前記メモリセルのデータの初期化が全て完了したか否かを判断する初期化検知回路と、を備え、ライト動作時の前記メモリセルアレイへのデータ書き込みビット数を、前記初期化完了前と完了後とで変えることを特徴とする半導体集積回路装置。

IPC (2)：

G11C 11/401 , G11C 29/42

FI (4)：

G11C11/34 371E , G11C29/00 631Q , G11C29/00 631D , G11C11/34 371C

F-Term (17)：

5L106AA01 , 5L106BB12 , 5L106EE02 , 5L106FF04 , 5L106FF08 , 5L106GG05 , 5M024AA04 , 5M024AA50 , 5M024AA99 , 5M024BB30 , 5M024BB32 , 5M024BB36 , 5M024EE29 , 5M024GG13 , 5M024MM09 , 5M024PP01 , 5M024PP02

Patent cited by the Patent：

Cited by applicant (1)

半導体集積回路装置およびそのエラー検知訂正方法
Gazette classification：公開公報 Application number：特願2003-188710 Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社

Cited by examiner (8)

特開昭63-167500
記憶装置
Gazette classification：公開公報 Application number：特願平10-015548 Applicant：甲府日本電気株式会社
特開昭62-242258

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