CMOSトランジスタの製造方法

Inventor： , , , , ,
Applicant, Patent owner：
Agent (3)：坂口博 , 市位嘉宏 , 上野剛史
Gazette classification：公開公報
Application number (International application number)：2004349278
Publication number (International publication number)：2005167251
Application date： Dec. 02, 2004
Publication date： Jun. 23, 2005
Summary：

【課題】シリサイド・コンタクトと金属シリサイド・ゲートを備えたCMOS構造体の製造において、付随する複雑性とコストを最小化する。【解決手段】自己整合プロセス(サリサイド)と少なくとも1つのリソグラフィ工程を用いてシリサイド・コンタクト(S/Dおよびゲート)と金属シリサイド・ゲートを組み込むことを可能にする、CMOSのシリサイド金属を集積化する方法を提供する。本発明の集積化方法によれば、半導体基板上に堆積する金属の厚さを少なくとも2種類にすることができるから、一部のCMOSトランジスタの上に薄いシリサイド金属を形成してゲート・コンタクトを形成する際に使用し、他のCMOSトランジスタの上に厚いシリサイド金属を形成して金属シリサイド・ゲートを形成する際に使用することも可能になる。本発明の集積化方法は金属の堆積厚さを変え金属ゲートを形成する間に存在する金属の量を変化させることにより、複数の相の金属シリサイド・ゲートを形成するのに使用することもできる。【選択図】図4

Claim (excerpt)：

CMOS構造体を形成する方法であって、複数の被パターニング・ポリシリコン・ゲート領域を備えた平坦化構造体を準備するステップであって、前記複数の被パターニング・ポリシリコン・ゲート領域の各々は基板の表面に設けられ露出した上部ポリシリコン含有表面を有し、前記基板はその中に形成されたシリサイド化ソース/ドレイン・コンタクトを備えている、ステップと、第1の金属含有層を備えた第1の2層構造体を形成するステップであって、前記第1の金属含有層は各被パターニング・ポリシリコン・ゲート領域の前記露出した上部ポリシリコン含有表面と接触している、ステップと、前記第1の2層構造体をパターニングして被パターニング構造体を形成するステップであって、前記第1の2層構造体は被パターニング・ポリシリコン・ゲート領域のうちの事前選択したものから除去されている、ステップと、前記被パターニング構造体上に、第2の金属含有層を備えた第2の2層構造体を形成するステップであって、前記第2の金属含有層は被パターニング・ポリシリコン・ゲート領域のうちの事前選択したものの各々の露出した上部ポリシリコン含有表面と接触している、ステップと、サリサイド・プロセスを実行して前記第1の金属含有層および前記第2の金属含有層を金属シリサイドに変換するステップとを備えた方法。

IPC (8)：

H01L21/8238 , H01L21/28 , H01L21/336 , H01L27/092 , H01L29/417 , H01L29/423 , H01L29/49 , H01L29/78

FI (7)：

H01L27/08 321F , H01L21/28 301D , H01L21/28 301S , H01L29/50 M , H01L29/58 G , H01L29/78 301P , H01L27/08 321D

F-Term (106)：

4M104AA01 , 4M104BB01 , 4M104BB14 , 4M104BB18 , 4M104BB20 , 4M104BB21 , 4M104BB22 , 4M104BB23 , 4M104BB25 , 4M104BB27 , 4M104BB28 , 4M104BB30 , 4M104BB39 , 4M104BB40 , 4M104CC01 , 4M104CC05 , 4M104DD04 , 4M104DD26 , 4M104DD34 , 4M104DD37 , 4M104DD43 , 4M104DD51 , 4M104DD52 , 4M104DD53 , 4M104DD63 , 4M104DD64 , 4M104DD79 , 4M104DD84 , 4M104FF13 , 4M104FF14 , 4M104GG09 , 4M104GG10 , 5F048AA09 , 5F048AC03 , 5F048BA01 , 5F048BB06 , 5F048BB07 , 5F048BB08 , 5F048BB10 , 5F048BB11 , 5F048BB12 , 5F048BE03 , 5F048BE04 , 5F048BF06 , 5F048BF07 , 5F048BF11 , 5F048BF15 , 5F048BG13 , 5F048DA25 , 5F048DA27 , 5F048DA30 , 5F140AA01 , 5F140AA40 , 5F140AB03 , 5F140AC36 , 5F140BA01 , 5F140BA02 , 5F140BA03 , 5F140BA05 , 5F140BA06 , 5F140BA07 , 5F140BA08 , 5F140BD11 , 5F140BD13 , 5F140BE07 , 5F140BE08 , 5F140BE09 , 5F140BE10 , 5F140BF01 , 5F140BF04 , 5F140BF08 , 5F140BF11 , 5F140BF18 , 5F140BF38 , 5F140BG09 , 5F140BG12 , 5F140BG14 , 5F140BG27 , 5F140BG28 , 5F140BG30 , 5F140BG31 , 5F140BG32 , 5F140BG35 , 5F140BG38 , 5F140BH18 , 5F140BJ01 , 5F140BJ08 , 5F140BK13 , 5F140BK21 , 5F140BK23 , 5F140BK29 , 5F140BK30 , 5F140BK33 , 5F140BK35 , 5F140BK39 , 5F140CB01 , 5F140CB04 , 5F140CB08 , 5F140CC01 , 5F140CC03 , 5F140CC08 , 5F140CC09 , 5F140CC11 , 5F140CC12 , 5F140CE07 , 5F140CF04

Patent cited by the Patent：

Cited by applicant (1)

米国特許出願第10/300165号

Cited by examiner (4)

MIS型半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平11-052683 Applicant：株式会社東芝
シリサイドを使用した合金の高温アグロメレーションを阻止する方法および構造
Gazette classification：公開公報 Application number：特願2001-055239 Applicant：インターナショナル・ビジネス・マシーンズ・コーポレーション
絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願2002-322094 Applicant：株式会社東芝

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