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J-GLOBAL ID：200903017252735009

不揮発性半導体記憶装置

Inventor：
圓山 敬史

About 圓山 敬史

, 
小島 誠

About 小島 誠


Applicant, Patent owner：
松下電器産業株式会社

About 松下電器産業株式会社


Agent (1)： 前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000111573
Publication number (International publication number)：2001006377
Application date： Apr. 13, 2000
Publication date： Jan. 12, 2001
Summary：
【要約】【課題】 不揮発性半導体記憶装置において確実で且つ高速な読み出し動作を行なえるようにする。【解決手段】 センスアンプSA0の一方の入力端子と主ビット線MBL0を介して接続される第1のメモリセルブロック10aは、それぞれが直列に接続され且つワード線TWL0〜TWL3とそれぞれ接続される4つのメモリセルMa0〜Ma3と、ダミーワード線TDWL0と接続されるダミーセルDMa0とから構成される。各メモリセルMa0〜Ma3のドレインは副ビット線SBL0を介して第1の選択ゲートTS1と接続され、ダミーセルDMa0のドレインも第1の選択ゲートTS1と接続されている。また、センスアンプSA0の他方の入力端子と主ビット相補線MBL1を介して接続される第2のメモリセルブロック10bも、ダミーワード線TDWL0と接続されるダミーセルDMb0を有している。
Claim (excerpt)：
第1のワード線及び第2のワード線と、前記第1のワード線及び第2のワード線とそれぞれ交差する第1のビット線及び第2のビット線と、それぞれが、前記第1のワード線と接続される少なくとも1つのメモリセルを含む第1のメモリセルブロック及び第2のメモリセルブロックと、それぞれが、前記第2のワード線と接続される少なくとも1つのメモリセルを含む第3のメモリセルブロック及び第4のメモリセルブロックと、前記第1のビット線と前記第1のメモリセルブロックとを第1の制御信号によって接続する第1の接続手段と、前記第2のビット線と前記第2のメモリセルブロックとを第2の制御信号によって接続する第2の接続手段と、前記第1のビット線と前記第3のメモリセルブロックとを第3の制御信号によって接続する第3の接続手段と、前記第2のビット線と前記第4のメモリセルブロックとを第4の制御信号によって接続する第4の接続手段と、前記第1のビット線及び第2のビット線に対して入出力動作を行なう増幅器とを備え、前記各メモリセルブロックはそれぞれが少なくとも1つのダミーセルを有していることを特徴とする不揮発性半導体記憶装置。
IPC (2)：
G11C 16/04 ,  G11C 16/06
FI (2)：
G11C 17/00 624 ,  G11C 17/00 634 D
F-Term (6)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD01 ,  5B025AD07 ,  5B025AE05
Patent cited by the Patent：
Cited by applicant (4)
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