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J-GLOBAL ID：200903006784763009

半導体不揮発性記憶装置

Inventor：
佐鳥 謙一

About 佐鳥 謙一

, 
信方 浩美

About 信方 浩美


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1995257876
Publication number (International publication number)：1996203291
Application date： Oct. 04, 1995
Publication date： Aug. 09, 1996
Summary：
【要約】【課題】折り返しビット線方式を採用でき、読み出し時間などの高速化を図れる半導体不揮発性記憶装置を実現する。【解決手段】共通のワード線に接続されるメモリセルブロック10aと20a、並びに10bと20bを、それぞれ異なる選択信号供給線に接続されている選択ゲート11S、12S、22S、23Sを介してビット線BLまたは反ビット線BLBに接続する。すなわち、メモリセルブロック10aは選択ゲート11Sを介してビット線BLに接続し、これと共通のワード線WL1a〜WL4aに接続されるメモリセルブロック20aは選択ゲート22Sを介して反ビット線BLBに接続し、メモリセルブロック10bは選択ゲート12Sを介してビット線BLに接続し、これと共通のワード線WL1b〜WL4bに接続されるメモリセルブロック20bは選択ゲート23Sを介して反ビット線BLBに接続する。
Claim (excerpt)：
第1および第2のビット線をセンスアンプに対して並列接続してなる差動型センス方式を採用する半導体不揮発性記憶装置であって、第1および第2の選択ゲートと、上記第1の選択ゲートを介して上記第1のビット線に接続された少なくとも一つのメモリセルを備えた第1のメモリセルブロックと、上記第1のメモリセルと共通のワード線に接続されるとともに、上記第2の選択ゲートを介して上記第2のビット線に接続された少なくとも一つのメモリセルを備えた第2のメモリセルブロックとを有し、上記第1の選択ゲートと上記第2の選択ゲートとは、それぞれ異なる選択信号線に接続され、それぞれ選択信号に応じて第1のメモリセルブロックと第1のビット線、および第2のメモリセルブロックと第2のビット線とを作動的に接続する半導体不揮発性記憶装置。
IPC (5)：
G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4)：
G11C 17/00 520 A ,  G11C 17/00 309 K ,  H01L 27/10 434 ,  H01L 29/78 371
Patent cited by the Patent：
Cited by applicant (6)
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Cited by examiner (7)
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