Pat
J-GLOBAL ID:200903018028213451

半導体素子とその作製法

Inventor:
Applicant, Patent owner:
Agent (1): 桑垣 衛
Gazette classification:公表公報
Application number (International application number):2003500973
Publication number (International publication number):2006523008
Application date: Apr. 24, 2002
Publication date: Oct. 05, 2006
Summary:
二重ゲート電極(60,50)及びそれを形成する方法を述べた。第1の金属/シリコンのゲート積層と第1のゲート誘電体(40)とが第1のドープされた領域の上に形成される。金属/ゲート積層(60,50)は第1のゲート誘電体(40)上の金属部(50)と、金属部(50)上の第1のゲート部(60)とからなる。シリコンゲート(60)と第2のゲート誘電体(40)は第2のドープされた領域の上に形成される。一実施例において、第1と第2のゲート部はP+にドープされたシリコン・ゲルマニウムであり、金属部はTaSiNである。他の実施例において、第1と第2のゲート部はN+にドープされたポリシリコンであり、金属部はTaSiNである。図5は概要を示す。
Claim (excerpt):
第1のドープされた領域と第2のドープされた領域とを有する半導体基板を作製する工程と、 該第1のドープされた領域と第2のドープされた領域との上に誘電体を形成する工程と、 該誘電体上に金属層を形成する工程と、 該金属層をパターニングして少なくとも該第1のドープされた領域の一部の上に金属部分を残す工程と、 該金属部分と第2のドープされた領域との上にシリコン層を形成する工程と、 該シリコン層と金属部分とをパターニングして、第2のドープされた領域の上にシリコンゲートを残し、第1のドープされた領域の上に金属/シリコンのゲート積層を残す工程と、 からなる半導体素子形成方法。
IPC (5):
H01L 27/092 ,  H01L 21/823 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 29/78
FI (3):
H01L27/08 321D ,  H01L29/58 G ,  H01L29/78 301G
F-Term (62):
4M104BB01 ,  4M104BB06 ,  4M104BB31 ,  4M104BB32 ,  4M104BB36 ,  4M104BB40 ,  4M104FF13 ,  4M104GG10 ,  4M104GG14 ,  5F048AC03 ,  5F048AC04 ,  5F048BA01 ,  5F048BA14 ,  5F048BA15 ,  5F048BA16 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BB15 ,  5F048BC05 ,  5F048BG13 ,  5F048DA04 ,  5F048DA27 ,  5F140AA06 ,  5F140AB03 ,  5F140AC36 ,  5F140BA01 ,  5F140BA05 ,  5F140BA07 ,  5F140BD01 ,  5F140BD05 ,  5F140BD11 ,  5F140BE06 ,  5F140BE09 ,  5F140BE10 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF10 ,  5F140BF11 ,  5F140BF14 ,  5F140BG08 ,  5F140BG14 ,  5F140BG27 ,  5F140BG28 ,  5F140BG30 ,  5F140BG31 ,  5F140BG36 ,  5F140BG37 ,  5F140BG38 ,  5F140BG45 ,  5F140BH14 ,  5F140BK13 ,  5F140CB04 ,  5F140CB08 ,  5F140CF07
Patent cited by the Patent:
Cited by examiner (9)
Show all

Return to Previous Page