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J-GLOBAL ID：200903018869155081

セル配置方法

Inventor：
正木 徹

About 正木 徹

, 
佐藤 淳

About 佐藤 淳


Applicant, Patent owner：
エヌイーシーマイクロシステム株式会社

About エヌイーシーマイクロシステム株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001012234
Publication number (International publication number)：2002217300
Application date： Jan. 19, 2001
Publication date： Aug. 02, 2002
Summary：
【要約】【課題】CTS設計でのスキューを満足させ、かつ電圧降下を最小限に抑圧してセル配置後のバッファの配置修正や電源GND配線の修正を不要とする。【解決手段】レイアウト領域に対して仮想的な格子11,12を設定しこの格子11,12で区切られた部分領域13内に複数個のロウj,j+1,・・・,j+x、j,j-1,・・・,j-yを配置する。各ロウの各々毎にタイミング制約を満足するようにセル配置を行う(ステップS1〜S5)。次に、CTS設計ステップS6で、各ロウのの消費電流を調査しこの消費電流情報に基づき、クロックバッファB1を消費電流の少ないロウに配置する。
Claim (excerpt)：
予め設計された単位機能の回路素子であるセルを複数個一次元方向に配置した一次元セルアレイから成る一次元配列のスタンダードセル方式の半導体集積回路のセル配置方法において、半導体基板上の設計対象チップのレイアウト領域に対して仮想的な格子を設定しこの格子で区切られた各々の領域内に複数個の前記一次元セルアレイを配置し、これら前記一次元セルアレイの各々毎に所定のタイミング制約を満足するようにセル配置を行った後、前記一次元セルアレイの各々の消費電流を調査しこの消費電流情報に基づき前記セル配置後必要となった追加セルを前記消費電流の少ない前記一次元セルアレイに配置することを特徴とするセル配置方法。
IPC (4)：
H01L 21/82 ,  G06F 17/50 658 ,  G06F 17/50 ,  G06F 17/50 666
FI (8)：
G06F 17/50 658 A ,  G06F 17/50 658 T ,  G06F 17/50 658 U ,  G06F 17/50 658 K ,  G06F 17/50 666 Z ,  H01L 21/82 W ,  H01L 21/82 B ,  H01L 21/82 C
F-Term (17)：
5B046AA08 ,  5B046BA05 ,  5F064AA04 ,  5F064BB26 ,  5F064DD14 ,  5F064EE08 ,  5F064EE09 ,  5F064EE12 ,  5F064EE14 ,  5F064EE42 ,  5F064EE47 ,  5F064EE52 ,  5F064EE54 ,  5F064HH06 ,  5F064HH10 ,  5F064HH11 ,  5F064HH17
Patent cited by the Patent：
Cited by examiner (4)
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