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J-GLOBAL ID：200903018869945686

半導体集積回路装置の製造方法および半導体集積回路装置

Inventor：
山田 悟

About 山田 悟

, 
大湯 静憲

About 大湯 静憲

, 
木村 紳一郎

About 木村 紳一郎


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：2000015604
Publication number (International publication number)：2001210801
Application date： Jan. 25, 2000
Publication date： Aug. 03, 2001
Summary：
【要約】【課題】 電界効果トランジスタのソース・ドレイン用の半導体領域における接合電界強度を低減する。【解決手段】 DRAMのメモリセル選択用MIS・FETQsのゲート電極9を半導体基板1に掘られた溝7a,7b内に埋め込む構造とした。溝7b内の底部角の曲率半径をメモリセル選択用MIS・FETQsのサブスレッショルド係数に応じて丸みがあるように形成した。また、溝7b内のゲート絶縁膜8を熱酸化膜とCVD膜との積層構造とした。
Claim (excerpt)：
半導体基板に形成された電界効果トランジスタと、前記電界効果トランジスタのソース・ドレイン領域に接合された容量素子とを有するメモリセルを複数設けた半導体集積回路装置の製造方法において、(a)前記半導体基板に底部角の曲率半径が10nmよりも大きい溝を形成する工程と、(b)前記溝の内部にデポジション法により第1のゲート絶縁膜を形成する工程と、(c)前記溝の内部の前記第1のゲート絶縁膜上にゲート電極を埋め込む工程とを有することを特徴とする半導体集積回路装置の製造方法。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/3205 ,  H01L 29/78
FI (4)：
H01L 27/10 671 B ,  H01L 21/88 A ,  H01L 27/10 681 F ,  H01L 29/78 301 G
F-Term (59)：
5F033HH08 ,  5F033JJ07 ,  5F033KK07 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EA08 ,  5F040EC01 ,  5F040EC03 ,  5F040EC07 ,  5F040EC08 ,  5F040EC09 ,  5F040EC20 ,  5F040ED01 ,  5F040ED04 ,  5F040ED05 ,  5F040EE02 ,  5F040EE04 ,  5F040EF02 ,  5F040EH02 ,  5F040EK05 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22 ,  5F040FC28 ,  5F083AD01 ,  5F083AD10 ,  5F083AD21 ,  5F083AD31 ,  5F083AD48 ,  5F083AD49 ,  5F083JA04 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA20 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR10 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA07 ,  5F083ZA12
Patent cited by the Patent：
Cited by applicant (7)
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Cited by examiner (7)
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