電界効果トランジスタの製造方法及び半導体装置

Inventor： , , ,
Applicant, Patent owner：
Agent (1)：前田弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996261035
Publication number (International publication number)：1997191019
Application date： Oct. 01, 1996
Publication date： Jul. 22, 1997
Summary：

【要約】【課題】従来のリソグラフィー技術を用いて高周波領域におけるデバイス特性の優れたオフセットリセス構造を有する短ゲート電極を形成できるようにする。【解決手段】半導体基板10の上にチャネル層11とキャップ層12とをエピタキシャル成長させた後、その上にシリコン窒化膜15を堆積し、シリコン窒化膜15に第1の開口部15aを形成する。次に、シリコン酸化膜19を所望のゲート長程度の厚さに堆積し、第2のレジスト膜20により第1の開口部15aを平坦化しエッチバックを行なう。次に、第3のレジスト膜21の第2の開口部21aを、ソース電極17A側のシリコン窒化膜15の側面が含まれるように形成し、シリコン酸化膜18を除去し、キャップ層12をリセスエッチングした後、T型ゲート電極23を第2の開口部21aに蒸着してリフトオフする。

Claim (excerpt)：

活性層を有する半導体基板の上に絶縁膜を堆積した後、該絶縁膜の上に、ゲート電極形成領域に開口部を有する第1のレジストパターンを形成する第1の工程と、前記第1のレジストパターンをマスクとして前記絶縁膜に対してエッチングを行なって、前記絶縁膜に開口部を形成した後、前記第1のレジストパターンを除去する第2の工程と、前記絶縁膜の上並びに前記絶縁膜の開口部の壁面及び底面に保護膜を堆積する第3の工程と、前記保護膜の上に表面が平坦化されたレジスト膜を塗布した後、該レジスト膜に対してエッチバックを行なう第4の工程と、エッチバックされた前記レジスト膜の上に該レジスト膜とは極性が異なり且つ前記絶縁膜の開口部のソース電極側の壁面を含む領域に開口部を有する第2のレジストパターンを形成する第5の工程と、前記第2のレジストパターンをマスクとして前記保護膜に対してウェットエッチングを行なって、前記レジスト膜のソース電極側の側端部の側方及び下方にL字状の空間部を形成した後、前記半導体基板の上面部における前記空間部に臨む領域に対してリセスエッチングを行なって前記活性層にリセス部を形成する第6の工程と、前記空間部及びリセス部に、頂部と該頂部から下方に延びる脚部とからなるT型のゲート電極を、前記頂部のソース電極側の側端部が前記絶縁膜上に位置すると共に、前記脚部のドレイン電極側の側面と前記リセス部のドレイン電極側の側面及び保護膜との間に空間が介在するように形成する第7の工程とを備えていることを特徴とする電界効果トランジスタの製造方法。

IPC (7)：

H01L 21/338 , H01L 29/812 , H01L 21/28 , H01L 21/3065 , H01L 29/41 , H01L 29/872 , H01L 29/80

FI (6)：

H01L 29/80 F , H01L 21/28 F , H01L 21/302 L , H01L 29/44 C , H01L 29/48 P , H01L 29/80 W

Patent cited by the Patent：

Cited by examiner (7)

特開平2-140942
特開平2-231732
特開平3-238830

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