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J-GLOBAL ID：200903027231710591

並列処理アーキテクチャおよびそれを用いた並列処理プロセッサ

Inventor：
福永 力

About 福永 力


Applicant, Patent owner：
公立大学法人首都大学東京

About 公立大学法人首都大学東京

, 
タマティーエルオー株式会社

About タマティーエルオー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：2007211904
Publication number (International publication number)：2009048306
Application date： Aug. 15, 2007
Publication date： Mar. 05, 2009
Summary：
【課題】並列処理プロセッサをFPGAで構成し単体プロセッサ内でプログラムのプロセスを並列処理する。【解決手段】プロセッサにプロセス管理用レジスタと汎用の内部スタックレジスタとメモリとリンクを設け、実行するプログラムのプロセス識別番号をプロセス管理用レジスタとメモリで管理し、プロセスの識別番号をメモリ上でリンク構造のスケジューリングリストに形成することによりプロセス間を連結し、プロセスの切り替えやプロセス間のチャンネル通信を実行する。【選択図】図1
Claim (excerpt)：
オッカム言語でプログラムを実行する並列処理プロセッサの並列処理アーキテクチャであって、上記並列プロセッサは、上記プログラムを構成する基本単位で逐次的に実行されるプロセスの実行前の初期段階で該プロセスの開始命令が実行されると上記プロセスを生成し、該プロセス待ちのキューが無いときは生成した上記プロセスを実行して該プロセスの終了命令で終了し、または上記プロセスの実行中にチャンネル通信の提起やタイムアウト処理または停止命令が実行されるとアイドリング状態となり相手プロセスのチャンネルの応答を見るため待機し、上記プロセスを生成した後プロセス待ちが無いとき、上記プロセスの識別番号を上記プロセス待ちのキューの末尾に追加して待機し、待機中に上記プロセス待ちのキュー内で上記プロセスの識別番号が進み、待機中の上記プロセスが先頭プロセスになると先頭待機時のプロセスが切り替えられて該プロセスが実行され終了命令により終了し、上記初期段階に遷移する 並列処理アーキテクチャ。
IPC (2)：
G06F 9/48 ,  G06T 1/20
FI (2)：
G06F9/46 452Z ,  G06T1/20
F-Term (4)：
5B057CH04 ,  5B057CH11 ,  5B057CH14 ,  5B057CH16
Patent cited by the Patent：
Cited by applicant (2)
  • 特開昭63-501986号公報
  • 特開平3-263164号公報
Cited by examiner (17)
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Article cited by the Patent：
Cited by examiner (1)

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