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J-GLOBAL ID：200903031039523980

半導体デバイス製造のためのゲート材料

Inventor： ロックトフェルド,アンソニー,ジェイ ,  アントニアディス,ディミトリ ,  キュリー,マシュー,ティー
Applicant, Patent owner： アンバーウェーブ システムズ コーポレイション
Agent (3)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
Gazette classification：公表公報
Application number (International application number)：2004547063
Publication number (International publication number)：2006505116
Application date： Oct. 22, 2003
Publication date： Feb. 09, 2006
Summary：

電子デバイスを形成する際、半導体層を予めドープして、ドーパント分布アニールをゲート画定前に行う。場合によっては、ゲートは金属から形成されている。したがって、続いて形成される浅いソースおよびドレインは、ゲートアニールステップの影響を受けない。

Claim (excerpt)：

構造を形成する方法であって、 基板上に、厚みが約2nm(約20オングストローム)より小さな空乏領域を備えている層を形成すること、 前記層の一部を除去してトランジスタのゲートを画定して、該ゲートがチャンネル長さを画定すること、 前記ゲートに隣接している前記基板に複数のドーパントを導入してソースおよびドレインを画定すること、および 前記基板を、複数のドーパントが活性化する温度に加熱することを含み、 前記温度が十分に低く、これにより、前記複数のドーパントの少なくとも一部が拡散して高いOFF電流が誘導されることが防止される、方法。

IPC (6)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 29/78

FI (7)：

H01L29/78 616L ,  H01L21/265 602B ,  H01L21/265 602C ,  H01L29/58 G ,  H01L29/78 301S ,  H01L29/78 301P ,  H01L29/78 617J

F-Term (88)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB19 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB25 ,  4M104BB27 ,  4M104BB28 ,  4M104CC05 ,  4M104DD02 ,  4M104DD55 ,  4M104DD78 ,  4M104DD84 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F110AA03 ,  5F110AA17 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE07 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE44 ,  5F110EE48 ,  5F110FF01 ,  5F110FF02 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110GG19 ,  5F110GG25 ,  5F110GG26 ,  5F110GG28 ,  5F110GG42 ,  5F110GG44 ,  5F110GG47 ,  5F110GG60 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ23 ,  5F140AA00 ,  5F140AA24 ,  5F140AB03 ,  5F140AC28 ,  5F140BA01 ,  5F140BA03 ,  5F140BA05 ,  5F140BA07 ,  5F140BA08 ,  5F140BA09 ,  5F140BA10 ,  5F140BC12 ,  5F140BD11 ,  5F140BD13 ,  5F140BF01 ,  5F140BF04 ,  5F140BF05 ,  5F140BF07 ,  5F140BF10 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG12 ,  5F140BG14 ,  5F140BG27 ,  5F140BG28 ,  5F140BG30 ,  5F140BG56 ,  5F140BK02 ,  5F140BK21 ,  5F140CE18

Patent cited by the Patent：

Cited by examiner (4)

• MOSトランジスタの製造方法
  Gazette classification：公開公報   Application number：特願2000-372121   Applicant：日本電気株式会社
• 半導体装置の製造方法および半導体装置
  Gazette classification：公開公報   Application number：特願2001-069643   Applicant：株式会社日立製作所
• デバイス分離形成後にSi選択エピタキシャル堆積を使用する歪みSiCMOS構造の製造方法
  Gazette classification：公開公報   Application number：特願2001-224086   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレーション
• 特許第6383879号
  

Article cited by the Patent：

Cited by examiner (3)

• ELECTRONICS LETTERS, 19990318, V35 N6, P503-504
• 2002 SYMPOSIUM ON VISI TECHNOLOGY, 20020611, P134-135
• IEICE TRANSACTTONS ON ELECTRONICS, 200108, V.E84-C N8, P1043-1050