マルチレベル相変化メモリ、及びその動作方法並びに製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (1)：山口朔生
Gazette classification：公開公報
Application number (International application number)：2005244397
Publication number (International publication number)：2006108645
Application date： Aug. 25, 2005
Publication date： Apr. 20, 2006
Summary：

【課題】新規相変化メモリ構造を提供する。【解決手段】マルチレベル相変化メモリ、及びその動作方法と製造方法である。相変化メモリは、2個の相変化層と電極を含み、メモリセルを形成するために並列構造で構成される。電圧駆動モードは、マルチレベルメモリ状態が異なる電圧レベルを印加することによって達成され得るようにメモリを制御及び駆動するために使用される。他の実施の形態は、2個の相変化層と電極を含み、メモリセルを形成するように直列構造に構成される。電流駆動モードは、マルチレベルメモリ状態が異なる電流レベルを印加することによって達成され得るようにメモリを制御及び駆動するために使用される。提供されたマルチレベル相変化メモリは、単一相変化層を有するメモリよりも多くのビット及びより高い容量を有する。更に、直列構造は、セル面積及びデバイスの大きさを減少する。【選択図】図1

Claim (excerpt)：

相変化メモリであって、少なくとも結晶状態とアモルファス状態を含む、電流-時間関係の第1の特性曲線を有する第1の相変化層と、少なくとも結晶状態とアモルファス状態を含む、電流-時間関係の第2の特性曲線を有する第2の相変化層と、第1と第2の特性曲線は、互いに交差して第1の状態、第2の状態、第3の状態、及び第4の状態を形成し、第1の状態において、第1の相変化層と第2の相変化層が、結晶状態にあり、第2の状態において、第1の相変化層がアモルファス状態にあり第2の相変化層が結晶状態にあり、第3の状態において、第1の相変化層が結晶状態にあり第2の相変化層がアモルファス状態にあり、第4の状態において、第1の相変化層と第2の相変化層がアモルファス状態にある、相変化メモリ。

IPC (2)：

H01L 27/105 , H01L 45/00

FI (2)：

H01L27/10 448 , H01L45/00 A

F-Term (3)：

5F083FZ10 , 5F083JA40 , 5F083ZA21

Patent cited by the Patent：

Cited by examiner (5)

メモリのセル構造及びメモリデバイス
Gazette classification：公開公報 Application number：特願平11-375809 Applicant：セイコーエプソン株式会社
抵抗性交点アレイ内のマルチビットメモリセルにおける読み出し動作
Gazette classification：公開公報 Application number：特願2003-310899 Applicant：ヒューレット-パッカードデベロップメントカンパニーエル.ピー.
相変化メモリ装置
Gazette classification：公表公報 Application number：特願2003-582773 Applicant：株式会社東芝

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