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J-GLOBAL ID：200903039563939485

半導体装置の製造方法

Inventor：
山下 富生

About 山下 富生

, 
岡山 芳央

About 岡山 芳央


Applicant, Patent owner：
三洋電機株式会社

About 三洋電機株式会社


Agent (1)： 芝野 正雅
Gazette classification：公開公報
Application number (International application number)：2001219173
Publication number (International publication number)：2003031484
Application date： Jul. 19, 2001
Publication date： Jan. 31, 2003
Summary：
【要約】【課題】CMP(化学機械的研磨)法を用いて埋め込み配線を形成する場合であっても、その上層に形成するパターンを位置合わせするためのアライメントマークを認識できるかたちで的確に形成することのできる半導体装置の製造方法を提供する。【解決手段】シリコン基板上に積層した絶縁膜12にプラグ16を形成するべく、プラグ16を埋め込むためのホール13およびこれと位置合わせするためのアライメントマーク14を、その深さが絶縁膜12の膜厚T12と等しくなるようにエッチング形成する。これらホール13およびアライメントマーク14を含む絶縁膜12の表面に金属膜15を堆積させる。この際、金属膜の膜厚T15は、これを絶縁膜12の膜厚T12未満とする。続いてこの表面を、絶縁膜12の上面が露出するまでCMP法により研磨して、位置合わせのための窪み51を得る。
Claim (excerpt)：
半導体基板上方に絶縁膜を堆積して、その絶縁膜に埋め込み配線用凹部と位置合わせのためのアライメントマーク用凹部とをエッチング形成するとともに、これらエッチング形成した凹部を含む前記絶縁膜の表面に前記埋め込み配線とする埋め込み膜を堆積し、その堆積した埋め込み膜の表面を前記絶縁膜の上面が露出するまで化学機械研磨により平坦化することによって、アライメントマークともども、前記埋め込み配線用凹部に前記埋め込み膜を選択的に形成する半導体装置の製造方法において、前記埋め込み膜の堆積に際し、その膜厚を、前記エッチング形成したアライメントマーク用凹部の深さ未満でかつ、同アライメントマーク用凹部の最小開口距離の半分未満の値に制御することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/027 ,  H01L 21/768
FI (2)：
H01L 21/30 502 M ,  H01L 21/90 A
F-Term (47)：
5F033HH09 ,  5F033JJ03 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ12 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ22 ,  5F033JJ33 ,  5F033KK07 ,  5F033MM01 ,  5F033MM05 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ00 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ24 ,  5F033QQ27 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ60 ,  5F033QQ65 ,  5F033QQ73 ,  5F033RR09 ,  5F033RR25 ,  5F033WW01 ,  5F033XX14 ,  5F033XX15 ,  5F033XX24 ,  5F033XX35 ,  5F046AA20 ,  5F046EA12 ,  5F046EA15 ,  5F046EA18 ,  5F046EA22 ,  5F046EA23 ,  5F046EB01 ,  5F046EB05
Patent cited by the Patent：
Cited by applicant (4)
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Cited by examiner (4)
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