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J-GLOBAL ID:200903008503167758

半導体装置の製造方法及び半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 高田 守 (外3名)
Gazette classification:公開公報
Application number (International application number):2000229206
Publication number (International publication number):2002043201
Application date: Jul. 28, 2000
Publication date: Feb. 08, 2002
Summary:
【要約】【課題】 半導体装置の製造において、アラインメントマークの段差を確保しアラインメント精度を向上させる。【解決手段】 アラインメントマーク用開口を含む層間絶縁膜の上にタングステン層を形成し、CMP法で研磨する。この際、層間絶縁膜の初期厚さをアラインメントのために識別可能な最低段差と研磨量との和より大きく形成し、アラインメント用の段差を確保する。また、コンタクトアラインメントマーク下のゲート電極を取り除く構造にする。あるいは、スルーホールのアラインメントマークにおいて直下に存在するアルミ電極を取り除く構造にする。
Claim (excerpt):
半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にアラインメント用の開口を形成する工程と、前記開口に凹部を形成するように前記層間絶縁膜の上にタングステン層を形成する工程と、前記タングステン層を研磨し前記開口にアラインメント用の段差を残す工程とを含み、前記層間絶縁膜の初期厚さをアラインメントのために識別可能な最低段差と前記研磨量との和より大きく形成することを特徴とする半導体装置の製造方法。
F-Term (7):
5F046AA20 ,  5F046EA12 ,  5F046EA18 ,  5F046EA19 ,  5F046EA23 ,  5F046EA24 ,  5F046EA30
Patent cited by the Patent:
Cited by examiner (7)
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