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J-GLOBAL ID：200903041999766467

相補型半導体装置の製造方法

Inventor：
中川 義和

About 中川 義和


Applicant, Patent owner：
ローム株式会社

About ローム株式会社


Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：2004064485
Publication number (International publication number)：2005252192
Application date： Mar. 08, 2004
Publication date： Sep. 15, 2005
Summary：
【課題】 ゲート電極の空乏化とゲート絶縁膜の劣化を生じさせない相補型半導体装置の製造方法を提供する。【解決手段】 シリコン基板10のp型ウェル12及びn型ウェル13上のゲート絶縁膜14上に、リン若しくは砒素を含有するポリシリコンからなるポリシリコンゲート電極17をそれぞれ形成する。ゲート電極17の側壁にサイドウォール20を形成した後、サイドウォール20及びゲート電極17をマスクとした不純物注入及び熱処理によりソース/ドレイン領域21,22を形成する。基板10全面にNi膜23を形成し、熱処理を行うことにより、ソース/ドレイン領域21,22上層にNiSi層24,25を形成すると共に、ポリシリコンゲート電極全体がシリサイド化されたNiSiゲート電極26,27を形成する。【選択図】 図3
Claim (excerpt)：
半導体基板の上層にp型ウェルとn型ウェルとを形成する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 前記p型ウェル及び前記n型ウェル上の前記ゲート絶縁膜上に、n型不純物を含有するポリシリコンからなるゲート電極をそれぞれ形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成する工程と、 前記ゲート電極及び前記サイドウォールをマスクとして前記p型ウェルにn型不純物を注入し、前記n型ウェルにp型不純物を注入した後、熱処理を行うことにより前記p型ウェルにn型ソース/ドレイン領域を形成すると共に前記n型ウェルにp型ソース/ドレイン領域を形成する工程と、 前記n型及びp型ソース/ドレイン領域を形成した後、前記半導体基板の全面に金属膜を形成し、熱処理を行うことにより前記ゲート電極全体をシリサイド化する工程とを含むことを特徴とする相補型半導体装置の製造方法。
IPC (5)：
H01L21/8238 ,  H01L21/28 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49
FI (3)：
H01L27/08 321D ,  H01L21/28 301S ,  H01L29/58 G
F-Term (29)：
4M104BB01 ,  4M104BB18 ,  4M104BB21 ,  4M104BB40 ,  4M104CC05 ,  4M104DD02 ,  4M104DD55 ,  4M104DD78 ,  4M104DD84 ,  4M104EE09 ,  4M104EE17 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AA07 ,  5F048AC03 ,  5F048BA14 ,  5F048BB04 ,  5F048BB06 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA27
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (7)
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