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J-GLOBAL ID：200903044313583840

柱状構造を有する半導体装置

Inventor： 中里 和郎 ,  水田 博 ,  嶋田 壽一 ,  角南 英夫 ,  伊藤 清男 ,  手嶋 達也 ,  峰 利之
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 富田 和子
Gazette classification：公開公報
Application number (International application number)：1997240030
Publication number (International publication number)：1999087541
Application date： Sep. 04, 1997
Publication date： Mar. 30, 1999
Summary：

【要約】【解決手段】側壁22と頂部表面21とを有する直立ピラー構造20と、このピラー構造の側壁に沿ったサイドゲート構造23とを備え、直立ピラー構造は、比較的導電性の材料と非導電性の材料の領域6,7を有し、第1の状態では、ピラー構造を通して電荷キャリアフローが発生可能であり、第2の状態では、それらの領域が、ピラー構造を通る電荷キャリアフローを阻止するトンネル障壁構造を呈し、サイドゲート構造は、側壁を介してピラー構造に電界を印加することにより電荷キャリアの移動を制御するよう構成されている。このデバイスは、ピラー構造の下にメモリノード10を有するメモリとして使用しうる。メモリノードは、ピラー構造の頂部表面21上の制御電極11から渡される電荷を蓄積する。このデバイスは、ピラーの上にソース5を有し、ピラーの下にドレインを有するトランジスタとしても構成しうる。

Claim (excerpt)：

側壁と頂部表面とを有する直立ピラー構造と、このピラー構造の側壁に沿ったサイドゲート構造とを備え、前記直立ピラー構造は、比較的導電性の材料の領域と非導電性の材料の領域とを有し、第1の状態では、ピラー構造を通して電荷キャリアフローが発生可能であり、第2の状態では、それらの領域が、ピラー構造を通る電荷キャリアフローを阻止するトンネル障壁構造を呈し、前記サイドゲート構造は、側壁を介してピラー構造に電界を印加することによりその電気伝導度を制御するよう構成された、制御可能な伝導デバイス。

IPC (8)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 29/06 ,  H01L 29/786 ,  H01L 21/336 ,  H01L 29/80

FI (7)：

H01L 29/78 371 ,  H01L 29/06 ,  H01L 27/10 434 ,  H01L 29/78 617 J ,  H01L 29/78 618 A ,  H01L 29/78 622 ,  H01L 29/80 V

Patent cited by the Patent：

Cited by examiner (4)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平6-226661   Applicant：株式会社日立製作所
• 負性抵抗素子及びその製造方法並びに半導体装置
  Gazette classification：公開公報   Application number：特願平4-214759   Applicant：日本電信電話株式会社
• ナノ構造メモリ素子
  Gazette classification：公開公報   Application number：特願平8-251402   Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 不揮発性記憶素子
  Gazette classification：公開公報   Application number：特願平6-324684   Applicant：ソニー株式会社