Pat
J-GLOBAL ID:200903044683610227
半導体装置設計プログラム
Inventor:
Applicant, Patent owner:
Agent (1):
工藤 実
Gazette classification:公開公報
Application number (International application number):2005024557
Publication number (International publication number):2006209702
Application date: Jan. 31, 2005
Publication date: Aug. 10, 2006
Summary:
【課題】プロセスばらつきを考慮しつつ、半導体装置の設計に掛かる時間を短縮することができる技術を提供すること。【解決手段】プログラム30は、RCライブラリ11を参照することによって、LPE(Layout Parameter Extraction)を行う。RCライブラリ11は、ターゲット配線に関連する寄生RCを示すRCパラメータを格納している。ターゲット配線を含む配線構造をパターンとするとき、各パターンに対して、プロセスばらつきに応じた「複数の条件」におけるRCパラメータが格納されている。RCライブラリ11に格納されたRCパラメータを参照することによって、レイアウトに含まれる全ての配線に関して、上記複数の条件のそれぞれにおける寄生RCを算出するステップと、算出された寄生RCをネットリスト11に付加することによって、寄生RC付ネットリスト14を生成するステップとを有する。【選択図】図1
Claim (excerpt):
LSIのレイアウトから寄生抵抗・容量を抽出するためのプログラムであって、
(A)ターゲット配線を含む配線構造を、複数のパターン用意するステップと、
(B)前記複数のパターンの各々について、前記ターゲット配線に関連する寄生抵抗及び寄生容量を示すパラメータを格納するライブラリを作成するステップと
をコンピュータに実行させ、
前記(B)ステップは、前記各々のパターンごとに、前記配線構造の製造時のばらつきに応じた複数の条件に対する前記パラメータを算出するステップを含む
プログラム。
IPC (2):
FI (3):
G06F17/50 666L
, G06F17/50 668M
, H01L21/82 T
F-Term (14):
5B046AA08
, 5B046BA06
, 5B046JA01
, 5F064DD02
, 5F064EE09
, 5F064EE23
, 5F064EE42
, 5F064EE43
, 5F064EE47
, 5F064HH01
, 5F064HH06
, 5F064HH09
, 5F064HH11
, 5F064HH12
Patent cited by the Patent:
Cited by applicant (3)
-
回路シミュレーション方法および装置
Gazette classification:公開公報
Application number:特願2000-074793
Applicant:日本電気株式会社
-
半導体集積回路設計方法
Gazette classification:公開公報
Application number:特願2003-046842
Applicant:富士通株式会社
-
ワーストケース・モデルパラメータ生成方法及び装置
Gazette classification:公開公報
Application number:特願平10-094490
Applicant:株式会社東芝
Cited by examiner (3)
-
半導体集積回路設計方法
Gazette classification:公開公報
Application number:特願2003-046842
Applicant:富士通株式会社
-
回路シミュレーション方法および装置
Gazette classification:公開公報
Application number:特願2000-074793
Applicant:日本電気株式会社
-
ワーストケース・モデルパラメータ生成方法及び装置
Gazette classification:公開公報
Application number:特願平10-094490
Applicant:株式会社東芝
Article cited by the Patent:
Cited by applicant (1)
Cited by examiner (1)
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