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J-GLOBAL ID：200903047573074744

エピタキシャル基板の製造方法、半導体素子の製造方法、及びエピタキシャル基板

Inventor：
酒井 忠司

About 酒井 忠司

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小野 富男

About 小野 富男

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佐久間 尚志

About 佐久間 尚志

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鈴木 真理子

About 鈴木 真理子


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 三好 秀和 (外7名)
Gazette classification：公開公報
Application number (International application number)：2001251585
Publication number (International publication number)：2003068592
Application date： Aug. 22, 2001
Publication date： Mar. 07, 2003
Summary：
【要約】【課題】 小サイズの結晶しか得られない半導体材料を実用サイズにアップスケールしつつ、高品質の半導体エピタキシャル基板を提供する。【解決手段】 (イ)支持基板300を用意する工程;(ロ)板状の結晶基板201〜204を複数枚用意する工程;(ハ)結晶基板201〜204のそれぞれの一方の主表面からイオン注入し、イオン注入層201c〜204cを形成する工程;(ニ)複数の結晶基板201〜204と支持基板300とを互いに貼り合わせる工程;(ホ)熱処理により、複数の結晶基板201〜204を、第1の主表面に接合した複数の薄膜タイル201a〜204aと複数の母体側結晶基板201b〜204bとに分離する工程;(ヘ)薄膜タイル201a〜204aの表面に単結晶層301をエピタキシャル成長させる工程とを含む。
Claim (excerpt)：
第1及び第2の主表面を有する第1の支持基板を用意する工程と、前記第1の支持基板の外形線が規定する平面内に複数枚2次元的に配列可能な寸法を有する板状の結晶基板を、前記複数枚用意する工程と、前記結晶基板のそれぞれの一方の主表面からイオン注入し、該一方の主表面から一定の射影飛程の深さにイオン注入層を形成する工程と、前記一方の主表面が、前記第1の主表面に対向するようにして、前記複数の結晶基板のそれぞれと前記第1の支持基板とを互いに貼り合わせる工程と、該貼り合わせ後、前記複数の結晶基板のそれぞれを熱処理し、前記イオン注入層において剥離し、前記複数の結晶基板のそれぞれを、前記第1の主表面に接合した薄膜タイルと母体側結晶基板とに分離する工程と、前記薄膜タイルの表面にエピタキシャル成長層を形成する工程とを含むことを特徴とするエピタキシャル基板の製造方法。
IPC (3)：
H01L 21/02 ,  H01L 21/205 ,  H01L 21/265
FI (3)：
H01L 21/02 B ,  H01L 21/205 ,  H01L 21/265 Q
F-Term (12)：
5F045AA03 ,  5F045AB07 ,  5F045AC07 ,  5F045AC12 ,  5F045AC19 ,  5F045AD12 ,  5F045AF02 ,  5F045AF12 ,  5F045CA10 ,  5F045CA13 ,  5F045GH02 ,  5F045HA05
Patent cited by the Patent：
Cited by examiner (4)
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