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J-GLOBAL ID：200903047706074459

半導体装置

Inventor：
福田 憲司

About 福田 憲司

, 
八尾 勉

About 八尾 勉

, 
原田 信介

About 原田 信介

, 
鈴木 誠二

About 鈴木 誠二


Applicant, Patent owner：
独立行政法人産業技術総合研究所

About 独立行政法人産業技術総合研究所

, 
三洋電機株式会社

About 三洋電機株式会社


Agent (3)： 福田 賢三 ,  福田 伸一 ,  福田 武通
Gazette classification：公開公報
Application number (International application number)：2002227254
Publication number (International publication number)：2004071750
Application date： Aug. 05, 2002
Publication date： Mar. 04, 2004
Summary：
【課題】炭化珪素基板を用いた縦型DMOS構造MISFETにおいて、そのソース構造や耐圧構造等の最適化、また炭化珪素基板の面方位の最適化によるオン抵抗の低減を可能とする。【解決手段】この発明の半導体装置は、高不純物濃度のN型炭化珪素基板2の上に設けた低不純物濃度のN型炭化珪素層3と、そのN型炭化珪素層3の表面上に、互いに隣接させて設けた第1P型炭化珪素領域5および第1の不純物濃度の第1N型炭化珪素領域4と、第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第2N型炭化珪素領域6と、第1P型炭化珪素領域5と第2N型炭化珪素領域6とを短絡する多結晶シリコン7と、ゲート電極8と、第3N型炭化珪素領域10と、を備え、これらの各部が縦型DMOS構造に構成されている、ことを特徴としている。【選択図】 図1
Claim (excerpt)：
高不純物濃度のN型炭化珪素基板の上に設けた低不純物濃度のN型炭化珪素層と、 上記低不純物濃度のN型炭化珪素層の表面上に、互いに隣接させて設けた第1P型炭化珪素領域および第1の不純物濃度の第1N型炭化珪素領域と、 上記第1N型炭化珪素領域とは離れた位置に、上記第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第2の不純物濃度の第2N型炭化珪素領域と、 上記第1P型炭化珪素領域と第2N型炭化珪素領域とを短絡する、金属または不純物が注入された多結晶シリコンと、 上記第1P型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、 上記第1N型炭化珪素領域と上記ゲート電極の下方の第1P型炭化珪素領域との間、あるいは上記第2N型炭化珪素領域とゲート電極の下方の第1P型炭化珪素領域との間の少なくとも一方に、第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第3の不純物濃度の第3N型炭化珪素領域と、 を備え、これらの各部が縦型DMOS構造に構成されている、 ことを特徴とする半導体装置。
IPC (3)：
H01L29/78 ,  H01L29/423 ,  H01L29/49
FI (6)：
H01L29/78 652T ,  H01L29/78 652B ,  H01L29/78 652E ,  H01L29/78 652G ,  H01L29/78 652K ,  H01L29/58 G
F-Term (28)：
4M104AA03 ,  4M104BB01 ,  4M104BB02 ,  4M104BB03 ,  4M104BB05 ,  4M104BB16 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD08 ,  4M104DD09 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104DD55 ,  4M104DD64 ,  4M104DD65 ,  4M104DD78 ,  4M104DD84 ,  4M104EE15 ,  4M104FF14 ,  4M104GG08 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  4M104HH18 ,  4M104HH20
Patent cited by the Patent：
Cited by applicant (5)
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Cited by examiner (5)
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