キャパシタを含む半導体メモリ素子製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：瀬谷徹 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000399633
Publication number (International publication number)：2001189433
Application date： Dec. 27, 2000
Publication date： Jul. 10, 2001
Summary：

【要約】【課題】追加的な熱処理を使用して分極特性、ショットフェイル及び漏れ電流特性を向上させたキャパシタを含む半導体メモリ素子製造方法を提供する。【解決手段】強誘電体メモリ素子において、活性マトリックスを提供する第1ステップと、活性マトリックス上に第1導電膜と誘電体膜とを形成する第2ステップと、誘電体膜内に核を形成させるために急速熱処理を行う第3ステップと、誘電体膜の上部に第2導電膜を形成する第4ステップと、炉で熱処理を行う第5ステップと、上部電極、キャパシタ薄膜及び下部電極からなるキャパシタ構造を形成する第6ステップと、第1回復熱処理工程を行う第7ステップと、キャパシタ構造と第2絶縁膜上に第3絶縁膜を形成する第8ステップと、第3絶縁膜をパターンニングして第1開口部と第2開口部とを形成する第9ステップと、第2回復熱処理工程を行う第10ステップとを含む。

Claim (excerpt)：

強誘電体メモリ素子において、トランジスタ、拡散領域、素子分離領域、ビットライン、第1絶縁膜及び第2絶縁膜を備えている活性マトリックスを提供する第1ステップと、前記活性マトリックス上に第1導電膜と誘電体膜とを形成する第2ステップと、前記誘電体膜内に核を形成させるために急速熱処理(rapid thermal anneling)を行う第3ステップと、前記誘電体膜の上部に第2導電膜を形成する第4ステップと、炉で熱処理を行う第5ステップと、前記第2導電体、前記誘電体及び前記第1導電膜を所定の第1形態にエッチングして上部電極、キャパシタ薄膜及び下部電極からなるキャパシタ構造を形成する第6ステップと、第1回復熱処理工程を行う第7ステップと、前記キャパシタ構造と前記第2絶縁膜上に第3絶縁膜を形成する第8ステップと、前記第3絶縁膜をパターンニングして第1開口部と第2開口部とを形成する第9ステップと、第2回復熱処理工程を行う第10ステップとを含んでなることを特徴とするキャパシタを含む半導体メモリ素子製造方法。

Patent cited by the Patent：

Cited by examiner (7)

強誘電性メモリ回路の形成方法及び強誘電性コンデンサの形成方法
Gazette classification：公開公報 Application number：特願平5-035838 Applicant：ラムトロン・インターナショナル・コーポレーション
半導体装置の製造方法および半導体装置
Gazette classification：公開公報 Application number：特願平9-182481 Applicant：株式会社東芝
特開平4-134859

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