Pat

J-GLOBAL ID：200903049763838247

複数の誘電体を備えた半導体装置の製造方法

Inventor： ハワード・ティゲラー ,  ステファン・クビーチェク ,  ユ・ホン・ユ
Applicant, Patent owner： アンテルユニヴェルシテール・ミクロ-エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ
Agent (3)： 山田 卓二 ,  田中 光雄 ,  竹内 三喜夫
Gazette classification：公開公報
Application number (International application number)：2007272232
Publication number (International publication number)：2008166713
Application date： Oct. 19, 2007
Publication date： Jul. 17, 2008
Summary：

【課題】複数の誘電体を備えた半導体装置を製造するためのより良い方法を提供する。【解決手段】基板200上に、第1制御電極誘電体材料202を設けること、基板200の少なくとも第1領域210aに、第1誘電体材料202を覆うパターン化した犠牲層を設けること、第1領域210aではパターン化した犠牲層を覆い、第2領域210bでは第1誘電体材料202を覆う第2誘電体材料203を設けること、但し、第2領域210bは、第1領域210aと異なっており、第2誘電体材料203をパターン化して、パターン化した第2誘電体材料が、第2領域210bでは第1誘電体材料202を覆い、第1領域210aではパターン化した犠牲層を覆わないようにすること、パターン化した犠牲層を除去することを含む。【選択図】図2H

Claim (excerpt)：

異なる半導体構造を備えた半導体装置の製造方法であって、 各構造は制御電極を有し、半導体装置は少なくとも第1および第2制御電極誘電体材料を含んでおり、 該方法は、基板(200,300,400,500)上に、第1制御電極誘電体材料(202,302,402,502)を設けること、 基板(200,300,400,500)の少なくとも第1領域(210a,310a,410a,510a)に、第1制御電極誘電体材料(202,302,402,502)を覆うパターン化した犠牲層(204,304,404,504)を設けること、 第1領域(210a,310a,410a,510a)ではパターン化した犠牲層(204,304,404,504)を覆い、基板(200,300,400,500)の少なくとも第2領域(210b)では第1制御電極誘電体材料(202,302,402,502)を覆う第2制御電極誘電体材料(203,303,403,503)を設けること、但し、第2領域(210b)は、第1領域(210a,310a,410a,510a)と異なるものであり、 第2制御電極誘電体材料(203,303,403,503)をパターン化して、パターン化した第2制御電極誘電体材料が、第2領域(210b)では第1制御電極誘電体材料(202,302,402,502)を覆い、第1領域(210a,310a,410a,510a)ではパターン化した犠牲層(204,304,404,504)を覆わないようにすること、 パターン化した犠牲層(204,304,404,504)を除去すること、を含む半導体装置の製造方法。

IPC (6)：

H01L 21/823 ,  H01L 27/088 ,  H01L 27/092 ,  H01L 21/283 ,  H01L 29/423 ,  H01L 29/49

FI (4)：

H01L27/08 102C ,  H01L27/08 321D ,  H01L21/283 B ,  H01L29/58 G

F-Term (51)：

4M104AA01 ,  4M104AA02 ,  4M104AA03 ,  4M104AA05 ,  4M104AA09 ,  4M104BB01 ,  4M104BB04 ,  4M104BB13 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB24 ,  4M104BB25 ,  4M104BB26 ,  4M104BB27 ,  4M104BB28 ,  4M104BB29 ,  4M104BB31 ,  4M104BB32 ,  4M104BB33 ,  4M104BB36 ,  4M104BB40 ,  4M104DD56 ,  4M104DD68 ,  4M104DD80 ,  4M104DD84 ,  4M104EE03 ,  4M104EE09 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF08 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BC06 ,  5F048BG12 ,  5F048BG13 ,  5F048DA23

Patent cited by the Patent：

Cited by examiner (3)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願2003-082174   Applicant：株式会社ルネサステクノロジ
• デュアルゲートを有するCMOS型半導体装置形成方法
  Gazette classification：公開公報   Application number：特願2002-107118   Applicant：三星電子株式会社
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平11-235003   Applicant：日本電気株式会社