Pat
J-GLOBAL ID：200903050960674831
半導体記憶装置とその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
高橋 敬四郎 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995200915
Publication number (International publication number)：1997051077
Application date： Aug. 07, 1995
Publication date： Feb. 18, 1997
Summary：
【要約】【課題】 強誘電体キャパシタを有する半導体記憶装置のキャパシタの特性を改善する。【解決手段】 1個のトランジスタと1個の強誘電体キャパシタを有するメモリセルを複数含む半導体記憶装置の作製工程において、トランジスタを形成する工程と、プレート線を形成する工程と、前記プレート線と接続された第1の導電膜、強誘電体膜および第2の導電膜の3層をこの順番に積層する工程と、前記3層を単一のエッチングマスクを用い、連続的にエッチングする工程を有し、強誘電体キャパシタの電極と強誘電体層の接触面を清浄に維持する。
Claim (excerpt)：
半導体表面を有する基板と、前記半導体表面に形成され、ソース領域、ドレイン領域およびゲート電極を有するトランジスタと、前記基板の表面上に、第1電極、強誘電体層および第2電極がこの順に積層され、該第1電極、強誘電体層、および第2電極が同一の平面形状を有し、該第1電極と第2電極のうちいずれか一方の電極が前記ドレイン領域に電気的に接続されている強誘電体キャパシタと、を有する半導体記憶装置。
IPC (5)：
H01L 27/10 451
, H01L 27/04
, H01L 21/822
, H01L 27/108
, H01L 21/8242
H01L 27/10 451
, H01L 27/04 C
, H01L 27/10 651
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