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J-GLOBAL ID：200903053195532224

強誘電体記憶装置

Inventor：
江守 孝之

About 江守 孝之


Applicant, Patent owner：
ソニー株式会社

About ソニー株式会社


Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1995064317
Publication number (International publication number)：1996263988
Application date： Mar. 23, 1995
Publication date： Oct. 11, 1996
Summary：
【要約】【目的】 データ消去動作において、非選択セル消去阻止動作を正確に行うことができる強誘電体記憶装置を提供する。【構成】 ソース6およびドレイン7の間に形成されたチャネル領域にゲート酸化膜5、下部電極4、強誘電体膜3および上部電極2が順に形成してある。データ消去動作において、シリコン基板8には継続して電圧0Vが印加される。選択セルの上部電極2には所定の立ち下がりタイミングによって負電圧「-Vpp」が印加され、これによって強誘電体膜3が所定の片方向に分極し、記憶データが消去される。非選択セルの上部電極2には電圧0Vが継続して印加され、強誘電体膜3の分極状態はそのまま保持される。
Claim (excerpt)：
半導体基板に形成されたソース領域とドレイン領域との間のチャネル領域にゲート絶縁膜、下部電極、強誘電体膜および上部電極を堆積して成り前記強誘電体膜の分極の方向により2値のデータを記憶するメモリセルを複数配列し、前記半導体基板と前記上部電極とを略同電位に保持させて、記憶データを保持する強誘電体記憶装置であって、記憶データの消去時に、前記半導体基板に印加する電圧を保持しながら、記憶データ消去の対象となるメモリセルの前記上部電極に対して当該上部電極の電位が前記半導体基板の電位に対して負になるような電圧を印加する電圧印加手段を有する強誘電体記憶装置。
IPC (6)：
G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4)：
G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 29/78 371
Patent cited by the Patent：
Cited by examiner (3)

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