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J-GLOBAL ID:200903053369697929

3次元積層半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 青山 葆 (外1名)
Gazette classification:公開公報
Application number (International application number):2000231214
Publication number (International publication number):2002050735
Application date: Jul. 31, 2000
Publication date: Feb. 15, 2002
Summary:
【要約】【課題】 同一の電極構造を有するにも拘わらず、積層された場合に半導体装置毎に信号を印加できる半導体装置を提供すること。【解決手段】 第1半導体チップ10は、裏面13の突起電極15a,15b,15cと、表面12の突起電極14b,14c,14dとが、半導体チップ10の表裏面に対して斜めに交差する斜め貫通電極17A,17B,17Cによって接続されていて、第1半導体チップ10の上に、同一の電極構造を有する第2,第3半導体チップ20,30が積層されている。第1乃至第3半導体チップ10,20,30は、斜め貫通電極17A,17B,17C・・・および垂直貫通電極18,28,38・・・によって互いに接続されている。突起電極15aは第3半導体チップのみに、突起電極15bは第2半導体チップのみに、突起電極15cは第1半導体チップのみに、信号を印加する。
Claim (excerpt):
表裏面に貫通する貫通電極を有する半導体装置において、少なくとも1つの上記貫通電極は、上記表裏面に対して斜めに交差する斜め貫通電極であることを特徴とする半導体装置。
IPC (4):
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 23/52
FI (2):
H01L 25/08 B ,  H01L 23/52 C
Patent cited by the Patent:
Cited by applicant (7)
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Cited by examiner (8)
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