Pat

J-GLOBAL ID：200903054679828787

薄膜磁性体記憶装置

Inventor： 日高 秀人
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外4名)
Gazette classification：公開公報
Application number (International application number)：2000393213
Publication number (International publication number)：2002197852
Application date： Dec. 25, 2000
Publication date： Jul. 12, 2002
Summary：

【要約】【課題】 磁気トンネル接合部を有する磁性体メモリセルによって形成されるMRAMデバイスのデータ読出を高速化する。【解決手段】 データ読出時においては、ビット線BLおよび/BLの一方ずつに、メモリセルMCおよびダミーメモリセルDMCが結合されて、データ読出電流が流される。選択されたメモリセル列において、リードゲートRGは、ビット線BLおよび/BLの電圧に応じて、読出データバスRDBおよび/RDBの電圧を駆動する。データ読出回路55aは、読出データバスRDBおよび/RDBの間の電圧差を増幅して、読出データDOUTを出力する。リードゲートRGを用いることによって、読出データバスRDBおよび/RDBをデータ読出電流の経路と切離すことができるので、ビット線BLおよび/BLにおける電圧変化を速やかに生じさせて、データ読出を高速化できる。

Claim (excerpt)：

行列状に配置される、各々が記憶データのレベルに応じて第1および第2の抵抗値のいずれか一方を有する複数の磁性体メモリセルを含むメモリアレイと、前記磁性体メモリセルの列に対応してそれぞれ設けられる複数の第1のビット線と、前記磁性体メモリセルの行に対応してそれぞれ設けられ、第1の電圧に設定された前記複数の第1のビット線と第2の電圧との間に、アドレス選択された前記行に対応する前記磁性体メモリセルをそれぞれ電気的に結合して、前記磁性体メモリセルにデータ読出電流を通過させるための複数の読出ワード線と、読出データを伝達するための第1の読出データ線と、前記複数の第1のビット線のうちの前記アドレス選択された前記列に対応する1本の電圧に応じて、前記第1の読出データ線の電圧を設定するための読出ゲート回路と、前記第1の読出データ線の電圧に応じて、読出データのデータレベルを設定するデータ読出回路とを備える、薄膜磁性体記憶装置。

IPC (5)：

G11C 11/14 ,  G11C 11/15 ,  H01L 27/105 ,  H01L 27/10 481 ,  H01L 43/08

FI (6)：

G11C 11/14 Z ,  G11C 11/14 A ,  G11C 11/15 ,  H01L 27/10 481 ,  H01L 43/08 Z ,  H01L 27/10 447

F-Term (9)：

5F083FZ10 ,  5F083GA01 ,  5F083GA09 ,  5F083GA11 ,  5F083GA12 ,  5F083LA04 ,  5F083LA05 ,  5F083LA09 ,  5F083LA10

Patent cited by the Patent：

Cited by examiner (3)

• 磁気ランダムアクセスメモリ回路
  Gazette classification：公開公報   Application number：特願平11-124766   Applicant：日本電気株式会社
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平9-191380   Applicant：株式会社東芝
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平8-254074   Applicant：株式会社東芝