半導体装置の製造方法

Inventor： , ,
Applicant, Patent owner： ,
Agent (1)：深見久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997161014
Publication number (International publication number)：1999008326
Application date： Jun. 18, 1997
Publication date： Jan. 12, 1999
Summary：

【要約】【課題】製造プロセスを簡略化しながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージを低減し得る半導体装置の製造方法を提供する。【解決手段】 CMOSトランジスタ形成時のエッチング保護膜として、外部ベース引出し電極23となる外部ベース引出し電極層23bを用いるとともに、バイポーラトランジスタ形成時のエッチング保護膜として、最終的にゲート電極となるポリシリコン膜134を含む積層膜を用いる。これにより、エッチング保護膜の形成工程と外部ベース電極およびゲート電極の形成工程とを兼ねることが可能となる。その結果、製造プロセスが簡略化されながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージが軽減される。

Claim (excerpt)：

バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する工程と、前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する工程と、前記第2の半導体膜上に第2の絶縁膜を形成する工程と、前記第2の半導体膜の側面および前記第2の絶縁膜の側面に第1のサイドウォール絶縁膜を形成するとともに、前記第1の半導体膜上の前記第1の絶縁膜を除去する工程と、前記第1の半導体膜上に少なくとも第3の半導体膜を形成した後、前記第1の半導体膜および前記第3の半導体膜をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する工程と、前記第2の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、前記エミッタ用開口内に位置する前記外部ベース引出し電極の側面に第2のサイドウォール絶縁膜を形成する工程と、前記エミッタ用開口内で前記半導体基板の主表面に電気的に接続する第4の半導体膜を形成した後パターニングすることにより、エミッタ電極を形成する工程とを備えた、半導体装置の製造方法。

IPC (2)：

H01L 21/8249 , H01L 27/06

Patent cited by the Patent：

Cited by examiner (7)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平5-316769 Applicant：三菱電機株式会社
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平5-309362 Applicant：三菱電機株式会社
特開昭58-225663

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