Pat
J-GLOBAL ID:200903057254203502
半導体装置
Inventor:
,
,
Applicant, Patent owner:
Agent (1):
前田 弘 (外7名)
Gazette classification:公開公報
Application number (International application number):2001090490
Publication number (International publication number):2002289837
Application date: Mar. 27, 2001
Publication date: Oct. 04, 2002
Summary:
【要約】【課題】 GaNを含む半導体のヘテロ構造を用いたFETにおいて、ドレイン電流の減少を確実に防止してFETの動作を安定させると共に、オーミック電極のコンタクト抵抗を低減できるようにする。【解決手段】 基板101上に、GaN膜からなるバッファー層103及びAlGaN膜からなる電子供給層104が順次形成されている。電子供給層104の上面は、n型のInGaAlN膜からなるキャップ層105によって覆われている。キャップ層105の所定の領域に設けられた凹部及びその上部に、ゲート電極106が電子供給層104と接続するように形成されていると共に、キャップ層105の上におけるゲート電極106の両側にソース電極107及びドレイン電極108が形成されている。
Claim (excerpt):
基板上に形成されたGaN膜と、前記GaN膜上に形成されたAlGaN膜と、前記AlGaN膜上に形成されたゲート電極と、前記AlGaN膜上における前記ゲート電極の両側に形成されたソース電極及びドレイン電極とを備え、前記ソース電極及びドレイン電極のそれぞれと前記AlGaN膜との間に、n型のIn<SB>x</SB>Ga<SB>y</SB>Al<SB>1-x-y</SB>N 膜(但し、0<x<1、0≦y<1、0<x+y<1)が形成されていることを特徴とする半導体装置。
IPC (4):
H01L 29/778
, H01L 21/338
, H01L 29/812
, H01L 21/205
FI (2):
H01L 21/205
, H01L 29/80 H
F-Term (31):
5F045AB09
, 5F045AB14
, 5F045AB17
, 5F045AB18
, 5F045AF02
, 5F045AF04
, 5F045AF09
, 5F045BB12
, 5F045BB16
, 5F045CA05
, 5F045DA53
, 5F045DA57
, 5F102FA02
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ03
, 5F102GJ10
, 5F102GK04
, 5F102GK08
, 5F102GL04
, 5F102GL08
, 5F102GM01
, 5F102GM04
, 5F102GM08
, 5F102GM10
, 5F102GN04
, 5F102GN08
, 5F102GN10
, 5F102GR04
Patent cited by the Patent:
Cited by applicant (3)
-
ヘテロ接合電界効果トランジスタ
Gazette classification:公開公報
Application number:特願2000-088973
Applicant:日本電気株式会社
-
半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平11-124610
Applicant:サンケン電気株式会社
-
ヘテロ接合電界効果トランジスタ
Gazette classification:公開公報
Application number:特願平11-022516
Applicant:日本電気株式会社
Cited by examiner (3)
-
ヘテロ接合電界効果トランジスタ
Gazette classification:公開公報
Application number:特願平11-022516
Applicant:日本電気株式会社
-
ヘテロ接合電界効果トランジスタ
Gazette classification:公開公報
Application number:特願2000-088973
Applicant:日本電気株式会社
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半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平11-124610
Applicant:サンケン電気株式会社
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