半導体装置の製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (1)：山川政樹
Gazette classification：公開公報
Application number (International application number)：1994330994
Publication number (International publication number)：1996167700
Application date： Dec. 09, 1994
Publication date： Jun. 25, 1996
Summary：

【要約】【目的】小さい平面積に比べて高いセルキャパシタンスが得られる3次元のU字形キャパシタンスを有する高集積化に有利なDRAMセルの製造方法を提供すること。【構成】コンデンサ素子を形成させた後、基板の全面にわたって絶縁膜を蒸着し、全面エッチングして基板を平坦化させビット線コンタクトを形成し、そのビット線コンタクトの内部の側壁に第2スペーサを形成し、ビット線を形成させた後基板の全面にわたって2次平坦化用絶縁膜を形成してノードコンタクトを形成し、前記ノードコンタクトの内部の側壁に第3スペーサを形成する。

Claim (excerpt)：

半導体基板上にフィールド酸化膜を形成するステップと、ゲート酸化膜、ゲート、第1及び第2不純物領域、ゲート側壁に第1スペーサを形成してトランジスタを形成するステップと、基板の全面にわたって1次平坦化用絶縁膜を蒸着し、その全面をエッチングして平坦化させるステップと、ビット線コンタクト用マスクパターンを用いて第1不純物領域の上部の前記1次平坦化用絶縁膜を除去してビット線コンタクトを形成し、第1不純物領域を露出させるステップと、ビット線コンタクトの内部の側壁に第2スペーサを形成するステップと、前記ビット線コンタクトを通じて第1不純物領域と接触するように1次平坦化用絶縁膜上にビット線を形成するステップと、基板の全面にわたって2次平坦化用絶縁膜を形成するステップと、第2不純物領域の上部の1次及び2次平坦化用絶縁膜を除去してノードコンタクトを形成し、第2不純物領域を露出させるステップと、前記ノードコンタクトの内部の側壁に第3スペーサを形成するステップと、前記露出した第2不純物領域と接触するように基板の全面にわたってストレージノード用1次ポリシリコン膜を形成し、1次ポリシリコン膜上にフィラー用絶縁膜を順次形成するステップと、1次ポリシリコン膜とフィラー用絶縁膜の一部を除去してノードコンタクトを含んだ2次平坦化用絶縁膜上にのみ残すステップと、ストレージノード用2次ポリシリコン膜を基板の全面に蒸着し、エッチバックしてフィラー用絶縁膜の側壁にのみ残すステップと、1次ポリシリコン膜上のフィラー用絶縁膜を除去して、1次ポリシリコン膜と2次ポリシリコン膜とからなるストレージノードを形成するステップと、前記ストレージノードの表面に誘電体膜を形成するステップと、基板の全面にわたってポリシリコン膜を蒸着してプレートノードを形成するステップと、を含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 27/108 , H01L 21/8242

FI (2)：

H01L 27/10 681 B , H01L 27/10 621 C

Patent cited by the Patent：

Cited by examiner (4)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平5-240646 Applicant：三菱電機株式会社
半導体メモリ装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-212924 Applicant：三星電子株式会社
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-214265 Applicant：三菱電機株式会社

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