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J-GLOBAL ID：200903059216597168

化学的機械的研磨及び窒化物置換による積み上げソース/ドレインを有するプレーナMOSFETの製造方法

Inventor： デイブ ラッセル エバンス ,  シャン テン スー
Applicant, Patent owner： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
Agent (1)： 山本 秀策
Gazette classification：公開公報
Application number (International application number)：1998343977
Publication number (International publication number)：1999238885
Application date： Dec. 03, 1998
Publication date： Aug. 31, 1999
Summary：

【要約】【課題】 プレーナMOSFET素子の製造において、化学的機械的研磨および窒化物置換工程による平坦化技術を用いる方法を提供する。【解決手段】MOSFETを製造する方法は、平坦化された基板上に酸化物層を堆積する工程と、基板のゲート領域上方に窒化シリコン島を形成する工程と、窒化物島の周囲に酸化物の側壁を形成する工程と、基板内にソース領域及びドレイン領域を形成する工程と、窒化シリコン島を除去し、それによってゲート領域上方に空隙を残す工程と、ゲート領域上方の空隙にゲート誘電体を形成する工程と、空隙とソース領域及びドレイン領域上方の領域とを充填する工程と、構造体の上部表面を化学的機械的研磨によって平坦化する工程と、構造体の上部表面に金属層を堆積する工程と、ソース領域、ゲート領域、ドレイン領域に電気的に接触する電極を形成するため、構造体をメタライズする工程とを包含する。

Claim (excerpt)：

素子分離のために平坦化されたシリコン基板上に、酸化物層を堆積する工程と、基板のゲート領域上方に窒化シリコン島を形成する工程と、該窒化物島の周囲に酸化物の側壁を形成する工程と、該基板内にソース領域とドレイン領域とを形成する工程と、該窒化シリコン島を除去し、それによって該ゲート領域上方に空隙を残す工程と、該ゲート領域上方の該空隙にゲート誘電体を形成する工程と、該空隙と該ソース領域及び該ドレイン領域上方の領域とを充填する工程と、該構造体の上部表面を化学的機械的研磨によって平坦化する工程と、該構造体の該上部表面に金属層を堆積する工程と、該ソース領域、該ゲート領域、該ドレイン領域に電気的に接触する電極を形成するため、該構造体をメタライズする工程と、を含むプレーナMOSFETを製造する方法。

IPC (3)：

H01L 29/78 ,  H01L 29/786 ,  H01L 21/336

FI (4)：

H01L 29/78 301 S ,  H01L 29/78 621 ,  H01L 29/78 626 A ,  H01L 29/78 627 A

Patent cited by the Patent：

Cited by examiner (4)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平8-140399   Applicant：日本電気株式会社
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平8-356493   Applicant：株式会社東芝
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平4-347710   Applicant：三菱電機株式会社
• MOSトランジスタの製造方法およびCMOSトランジスタの製造方法
  Gazette classification：公開公報   Application number：特願平8-108838   Applicant：ソニー株式会社