Pat
J-GLOBAL ID：200903060101263698
電界効果型トランジスタ及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
山本 孝久
Gazette classification：公開公報
Application number (International application number)：2003141506
Publication number (International publication number)：2004349292
Application date： May. 20, 2003
Publication date： Dec. 09, 2004
Summary：
【課題】高精度、且つ、容易に短いゲート長を得ることができ、しかも、ゲート電極とソース/ドレイン電極とが自己整合的に形成されたFETを提供する。【解決手段】FETは、断面形状が四辺形のゲート電極12、ゲート電極12の頂面及び両側面に形成された絶縁膜13、ゲート電極の頂面12の上方に形成された第1のソース/ドレイン電極14、ゲート電極の側面に面する基体の部分の上に形成された第2及び第3のソース/ドレイン電極15,16、並びに、半導体材料層17を具備し、ゲート電極12、第1のソース/ドレイン電極14、第1のチャネル形成領域18、第2のソース/ドレイン電極19によって第1のFETが構成され、ゲート電極12、第1のソース/ドレイン電極14、第2のチャネル形成領域19、第3のソース/ドレイン電極16によって第2のFETが構成されている。【選択図】 図3
Claim (excerpt)：
(A)基体上に形成され、頂面、第1の側面及び第2の側面を有し、断面形状が略四角形のゲート電極、
(B)ゲート電極の頂面、第1の側面、及び、第2の側面に形成された絶縁膜、
(C)ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第1のソース/ドレイン電極、
(D)ゲート電極の第1の側面に面する基体の部分の上に形成された第2のソース/ドレイン電極、
(E)ゲート電極の第2の側面に面する基体の部分の上に形成された第3のソース/ドレイン電極、並びに、
(F)第2のソース/ドレイン電極から第1のソース/ドレイン電極を経て第3のソース/ドレイン電極に亙り形成された半導体材料層、
を具備し、
ゲート電極と、第1のソース/ドレイン電極と、ゲート電極の第1の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第1のチャネル形成領域と、第2のソース/ドレイン電極とによって第1の電界効果型トランジスタが構成され、
ゲート電極と、第1のソース/ドレイン電極と、ゲート電極の第2の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第2のチャネル形成領域と、第3のソース/ドレイン電極とによって第2の電界効果型トランジスタが構成されていることを特徴とする電界効果型トランジスタ。
IPC (2)：
FI (4)：
H01L29/78 626A
, H01L29/78 617K
, H01L29/78 618B
, H01L29/28
5F110AA02
, 5F110AA16
, 5F110BB01
, 5F110CC09
, 5F110DD02
, 5F110DD13
, 5F110DD21
, 5F110EE03
, 5F110EE22
, 5F110EE29
, 5F110EE43
, 5F110FF01
, 5F110FF24
, 5F110FF25
, 5F110GG05
, 5F110GG22
, 5F110GG28
, 5F110GG42
, 5F110GG58
, 5F110HK02
, 5F110HK04
, 5F110HK21
, 5F110HK32
, 5F110HM12
, 5F110QQ14
