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J-GLOBAL ID:200903062270077693

半導体素子の試験方法および試験装置

Inventor:
Applicant, Patent owner:
Agent (1): 佐藤 一雄 (外3名)
Gazette classification:公開公報
Application number (International application number):1997131249
Publication number (International publication number):1998321685
Application date: May. 21, 1997
Publication date: Dec. 04, 1998
Summary:
【要約】【課題】 簡易な工程により、極めて短時間にスクリーニングを行うことができ、しかもアセンブリ工程を必要とせず、チップの取り違いなども生ずることがない半導体素子の試験方法および試験装置を提供することを目的とする。【解決手段】 本発明者は独自の知見にもとづき、半導体素子をアセンブリしないでバーンインすると、極めて効率的且つ的確な加速劣化試験を実現できることを見出した。本発明は、この知見に基づくものであり、バー状態の半導体素子をアセンブリせずに、そのまま評価用ホルダに載置し、特性を評価するとともに、バーンインすることにより、従来と比較して極めて短時間で信頼性の評価を行えるようにしたものである。このように、バー状態の半導体素子を取り扱うことにより、従来の煩雑なチップ単位の取り扱いが不要となる。
Claim (excerpt):
半導体素子の信頼性を評価する試験方法であって、前記半導体素子を実装部材にマウントすることなく、そのまま試験用治具上に載置し、室温よりも高い温度において加熱通電動作させることにより加速劣化試験を行うことを特徴とする半導体素子の試験方法。
IPC (3):
H01L 21/66 ,  G01R 31/26 ,  H01S 3/18
FI (4):
H01L 21/66 H ,  G01R 31/26 F ,  G01R 31/26 H ,  H01S 3/18
Patent cited by the Patent:
Cited by examiner (5)
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