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J-GLOBAL ID：200903064017731517

半導体記憶装置の製造方法

Inventor：
巌 庄一

About 巌 庄一


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997155094
Publication number (International publication number)：1999003980
Application date： Jun. 12, 1997
Publication date： Jan. 06, 1999
Summary：
【要約】【課題】セルアレイ領域の実効的な面積増を抑制してHSG-Si化不良のないストレージノード電極を形成する。【解決手段】セルアレイ領域151と周辺回路領域152との間にダミー領域153を設け、ダミー領域153上にダミー電極135を設けておくことにより、HSG-Si化不良はダミー電極135に留まり,ストレージノード電極134には発生しなくなる。
Claim (excerpt)：
P型シリコン基板の表面に設けられたセルアレイ領域を取り囲んで該P型シリコン基板の表面にはダミー領域が設けられ,該ダミー領域の周辺の該P型シリコン基板の表面には周辺回路領域が設けられた該P型シリコン基板の表面の素子分離領域にフィールド酸化膜を形成して、該P型シリコン基板の表面の該セルアレイ領域に規則的に配列されて設けられた複数の第1の活性領域と、ワード線に関わる該周辺回路領域の部分および該セルアレイ領域に挟まれた該ダミー領域の部分を除いた該ダミー領域の所要の部分に設けられた第2の活性領域とを区画する工程と、前記第1および第2の活性領域にゲート酸化膜を形成し、該ゲート酸化膜を介して該第1の活性領域上にワード線を兼たゲート電極を形成し、該第1および第2の活性領域にはそれぞれN型ソース・ドレイン領域およびN型拡散層を形成する工程と、前記P型シリコン基板の表面を覆う第1の層間絶縁膜を形成し、該第1の層間絶縁膜および前記ゲート酸化膜を貫通して前記N型ソース・ドレイン領域の一方に達するビットコンタクト孔を形成し、該第1の層間絶縁膜の表面上には前記ワード線に直交する方向に延在し,該ビットコンタクト孔を介して該N型ソース・ドレイン領域の一方に接続されるビット線を形成する工程と、前記第1の層間絶縁膜を覆う第2の層間絶縁膜を形成し、それぞれ該第2の層間絶縁膜と該第1の層間絶縁膜と前記ゲート酸化膜とを貫通して前記N型ソース・ドレイン領域の他方,N型拡散層に達するノードコンタクト孔,コンタクト孔を形成する工程と、全面にN型の非晶質シリコン膜を形成し、該非晶質シリコン膜をパターニングして該セルアレイ領域には前記ノードコンタクト孔を介して前記N型ソース・ドレイン領域の他方に接続される第1の非晶質シリコン膜パターンを形成し,該ダミー領域には該第1の非晶質シリコン膜パターンから所要間隔を有した位置に所定幅を有して該セルアレイ領域を取り囲む姿態を有した第2の非晶質シリコン膜パターンを形成する工程と、前記第1,第2の非晶質シリコン膜パターンに対して高温かつ超高真空のもとでモノシラン(SiH4 )分子流あるいはジシラン(Si2 H6 )分子流に曝すことにより、該第1,第2の非晶質シリコン膜パターンの上面並びに側面を半球形状シリコン結晶粒により覆われた状態にするとともに該第1,第2の非晶質シリコン膜パターンをそれぞれ第1,第2の多結晶シリコン膜パターンに変換する処理(HSG化処理)を行なって、該第1,第2の多結晶シリコン膜パターンからなるストレージノード電極,ダミー電極を形成する工程と、少なくとも前記ストレージノード電極およびダミー電極の上面並びに側面の覆う容量絶縁膜を形成し、全面に導電体膜を形成し、該導電体膜をパターニングして該容量絶縁膜を介して該ストレージノード電極およびダミー電極を覆うセルプレート電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (3)：
H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 681 Z
Patent cited by the Patent：
Cited by examiner (4)
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