Pat
J-GLOBAL ID：200903064326664999

不揮発性半導体記憶装置の製造方法

Inventor：
荒木 佳子

About 荒木 佳子


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1996347425
Publication number (International publication number)：1998189777
Application date： Dec. 26, 1996
Publication date： Jul. 21, 1998
Summary：
【要約】【課題】ゲート電極を加工するリソグラフィ工程は寸法制御が難しく、後酸化工程において、ゲート電極を構成するWSi膜が異常酸化する。【解決手段】WSi膜16上にシリコン窒化膜31、シリコン酸化膜32を順次堆積し、1回のリソグラフィーにより、メモリセルのゲート電極18、及び周辺回路を構成するトランジスタのゲート電極21を形成する。シリコン酸化膜32はメモリセルのフローティングゲートを形成するためのマスクとなり、シリコン窒化膜31はゲート酸化膜12、フィールド酸化膜23をエッチングし、共通ソース領域24を形成する際のマスクとなる。シリコン窒化膜31はWSi膜16上を覆い、共通ソース領域24に不純物を導入する際、WSi膜16への不純物の導入を阻止する。
Claim (excerpt)：
半導体基板上にゲート絶縁膜と、二層ゲート電極型メモリセルの第1のゲート電極となる第1のポリシリコン層と、この第1のポリシリコン層上の絶縁膜と、二層ゲート電極型メモリセルの第2のゲート電極及び周辺回路の一部を成すトランジスタのゲート電極となる第2のポリシリコン層、及び高融点金属シリサイド層を順次形成する工程と、前記高融点金属シリサイド層上にシリコン窒化膜及びシリコン酸化膜を順次堆積する工程と、前記シリコン酸化膜上に前記第2のゲート電極、及び前記トランジスタのゲート電極を形成する領域を選択的に覆うレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記シリコン酸化膜、シリコン窒化膜をエッチングする工程と、前記高融点金属シリサイド層上に残った前記シリコン酸化膜、シリコン窒化膜をマスクとして、前記高融点金属シリサイド層、及びポリシリコン層をエッチングし、前記第2のゲート電極、及びトランジスタのゲート電極を形成する工程と、前記第2のゲート電極上に残った前記シリコン酸化膜、シリコン窒化膜をマスクとして前記絶縁膜及びポリシリコン層をエッチングし、前記第1のゲート電極を形成する工程と、前記第2のゲート電極上に残った前記シリコン酸化膜、シリコン窒化膜をマスクとして前記半導体基板上のゲート絶縁膜をエッチングし、共通ソース領域を形成する工程と、前記第2のゲート電極上に残った前記シリコン酸化膜、シリコン窒化膜をマスクとして前記共通ソース領域に不純物を導入し、共通ソース線を形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (4)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2)：
H01L 29/78 371 ,  H01L 27/10 434
Patent cited by the Patent：
Cited by examiner (7)
Show all

Return to Previous Page

TOP

BOTTOM