Pat
J-GLOBAL ID：200903066373080299
半導体集積回路の設計方法
Inventor：
Applicant, Patent owner：
Agent (1)：
前田 弘 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999210165
Publication number (International publication number)：2001035925
Application date： Jul. 26, 1999
Publication date： Feb. 09, 2001
Summary：
【要約】【課題】 半導体集積回路の設計時におけるタイミング解析用の寄生素子の抽出を短時間で効率良く行なえるようにする。【解決手段】 ネットリストを読み込んだ後、レイアウトデータ作成工程ST002及びレイアウトデータ出力工程ST003において、ネットリストに基づいてレイアウトデータを作成する。これらと並行して、バス選別工程ST004において、ネットリストに基づいて各パスごとに遅延時間を算出して所定の遅延量と比較し、所定値以上の遅延量を持つパスのみを抽出対象パスとして抽出パスファイルに出力する。その後、寄生素子抽出工程ST005において、抽出パスファイルを参照しながら、レイアウトデータにおける抽出対象パスに含まれる図形データのうちからのみ寄生素子を抽出する。
Claim (excerpt)：
複数の素子と該複数の素子同士を接続する複数のパスとを有する半導体集積回路における前記各素子の動作タイミングを解析するための前記パスに起因する寄生素子を抽出する半導体集積回路の設計方法であって、前記各素子の接続情報が記述されたネットリストに基づいて、前記複数のパスのうち遅延時間が所定量を超えるパスを寄生素子抽出パスとして選別するパス選別工程と、前記ネットリストに基づいて、前記各素子ごとに図形パターンを作成すると共に、作成した図形パターンごとにレイアウトを行なってレイアウトデータを作成するレイアウトデータ作成工程と、前記レイアウトデータに基づいて、前記複数のパスから寄生素子を抽出する際に、前記寄生素子抽出パスと対応する図形データのうちから寄生素子を抽出する寄生素子抽出工程とを備えていることを特徴とする半導体集積回路の設計方法。
IPC (2)：
FI (5)：
H01L 21/82 C
, G06F 15/60 658 U
, G06F 15/60 658 V
, H01L 21/82 W
, H01L 21/82 T
5B046AA08
, 5B046BA06
, 5B046DA05
, 5B046JA03
, 5B046JA10
, 5F064BB05
, 5F064BB07
, 5F064DD14
, 5F064DD25
, 5F064EE08
, 5F064EE16
, 5F064EE17
, 5F064EE43
, 5F064EE46
, 5F064EE47
, 5F064HH06
, 5F064HH09
, 5F064HH10
, 5F064HH11
, 5F064HH13
, 5F064HH14
