Pat
J-GLOBAL ID：200903067605823516

半導体装置及びその製造方法

Inventor：
梶田 明広

About 梶田 明広

, 
山田 雅基

About 山田 雅基


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2001123873
Publication number (International publication number)：2002319625
Application date： Apr. 23, 2001
Publication date： Oct. 31, 2002
Summary：
【要約】【課題】 良好な特性を有するMIM型キャパシタを半導体基板上に形成し、特別な製造工程を追加せずに製造する半導体装置及びその製造方法を提供する。【解決手段】 下層層間絶縁膜3上のMIM型キャパシタ11(下部電極膜8a、キャパシタ絶縁膜9a、上部電極膜10aからなる)は、下層配線6と上層配線14cを接続するプラグ14aと同じ高さに形成することにより、上部電極用接続孔を必要としない。
Claim (excerpt)：
半導体基板上に形成されたMIM型キャパシタを具備する半導体装置において、半導体基板と、前記半導体基板上に形成された第1の層間絶縁膜と、線間に前記第1の層間絶縁膜が表出するように形成された第1の配線層と、前記第1の層間絶縁膜上に形成された第1の導電膜からなる下部電極膜と、前記下部電極膜上に形成された誘電体膜と、前記誘電体膜上に形成された第2の導電膜からなる上部電極膜と、前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、線間に前記第2の層間絶縁膜が表出するように形成された第2の配線、下部電極用配線及び上部電極用配線と、前記第1の配線層と前記第2の配線とを接続させる配線用プラグと、前記下部電極膜と前記下部電極用配線とを接続させる下部電極用プラグとを具備し、前記誘電体膜をキャパシタ絶縁膜とするMIM型キャパシタを有し、かつ、前記上部電極膜と前記上部電極用配線とが接触していることを特徴とする半導体装置。
IPC (3)：
H01L 21/822 ,  H01L 21/768 ,  H01L 27/04
FI (3)：
H01L 27/04 C ,  H01L 27/04 U ,  H01L 21/90 A
F-Term (32)：
5F033HH11 ,  5F033HH32 ,  5F033JJ11 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK11 ,  5F033KK27 ,  5F033KK28 ,  5F033KK30 ,  5F033KK32 ,  5F033KK34 ,  5F033MM02 ,  5F033MM05 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ24 ,  5F033QQ35 ,  5F033QQ48 ,  5F033RR06 ,  5F033RR21 ,  5F033SS11 ,  5F038AC05 ,  5F038AC17 ,  5F038CD13 ,  5F038DF12 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM