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J-GLOBAL ID：200903069040504376

半導体集積回路装置の製造方法

Inventor：
内田 哲弥

About 内田 哲弥

, 
高石 芳宏

About 高石 芳宏


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1999241325
Publication number (International publication number)：2001068643
Application date： Aug. 27, 1999
Publication date： Mar. 16, 2001
Summary：
【要約】 (修正有)【課題】 DRAMのメモリセル部と、周辺回路のロジック部とを一体化した混載チップで、論理回路部の拡散層を珪化物化して高速化、高集積化しつつ、メモリセル部のビット線接続や容量接続の抵抗を低減して該セルへのアクセスの高速化を可能にする装置を提供する。【解決手段】 半導体基板101にメモリセル部のMOSTrと、論理回路部のMOSTrを形成し、各MOSTrを覆う層間SiO2膜110を形成後、メモリセル部MOSTrの拡散層108に繋がる接続孔を開口し、該孔にポリSiを埋めてポリSiパッド112を形成する。また、論理部にP型及びN型不純物を導入してPMOSTrとNMOSTrの各S・D拡散層115,116を形成した上に、金属を被着し熱処理して各S・D拡散層上に金属珪化物117を形成する。さらに、パッドSi上にビット線121を形成し、S・D拡散層上の珪化物に接続される配線122とパッドSiに接続される容量131を形成する。
Claim (excerpt)：
DRAMのメモリセル部と、周辺回路としてのロジック部とを一つの半導体基板に搭載しているDRAMロジック混載チップの製造方法であって、前記メモリセル部の拡散層に接続するビット線及び容量コンタクト形成部にパッドポリシリコンを形成する工程と、前記パッドポリシリコンを形成した後に前記ロジック部の少なくともMOSトランジスタのソース・ドレイン拡散層の表面に金属シリサイドを形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
IPC (6)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 461 ,  H01L 27/10 481
FI (5)：
H01L 27/10 681 F ,  H01L 27/10 461 ,  H01L 27/10 481 ,  H01L 27/08 102 H ,  H01L 27/10 681 B
F-Term (26)：
5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB08 ,  5F048BF03 ,  5F048BG13 ,  5F048BG14 ,  5F048DA27 ,  5F083AD24 ,  5F083AD48 ,  5F083GA02 ,  5F083GA27 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083KA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA05 ,  5F083ZA06 ,  5F083ZA12
Patent cited by the Patent：
Cited by examiner (4)
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