Pat
J-GLOBAL ID:200903069132808401
薄膜トランジスタ、液晶表示装置、及び薄膜トランジスタの製造方法
Inventor:
,
,
,
Applicant, Patent owner:
Agent (1):
坂口 博 (外3名)
Gazette classification:公開公報
Application number (International application number):1999233920
Publication number (International publication number):2001077366
Application date: Aug. 20, 1999
Publication date: Mar. 23, 2001
Summary:
【要約】【課題】 薄膜トランジスタのa-Si成膜における生産性の向上を図ると共に、高い薄膜トランジスタ特性を得る。【解決手段】 絶縁基板1上に、アモルファスシリコン膜2、ゲート絶縁膜3、及びゲート電極4が順次積層された薄膜トランジスタにあって、このアモルファスシリコン膜2は、低ディポジッションレートにて形成される低欠陥密度アモルファスシリコン層5と、この低欠陥密度アモルファスシリコン層5より高い高ディポジッションレートにて形成される高成膜アモルファスシリコン層6とを含んで構成され、このアモルファスシリコン膜2における低欠陥密度アモルファスシリコン層5は絶縁基板1側に成膜されると共に、高成膜アモルファスシリコン層6はゲート絶縁膜3側に成膜される薄膜トランジスタ。
Claim (excerpt):
絶縁基板上に、アモルファスシリコン膜、ゲート絶縁膜、及びゲート電極が順次積層された薄膜トランジスタにあって、前記アモルファスシリコン膜は、低ディポジッションレートにて形成される低欠陥密度アモルファスシリコン層と、当該低欠陥密度アモルファスシリコン層より高い高ディポジッションレートにて形成される高成膜アモルファスシリコン層とを含んで構成され、前記アモルファスシリコン膜における低欠陥密度アモルファスシリコン層は前記絶縁基板側に成膜されると共に、前記高成膜アモルファスシリコン層は前記ゲート絶縁膜側に成膜されることを特徴とする薄膜トランジスタ。
IPC (3):
H01L 29/786
, G02F 1/1365
, H01L 21/205
FI (3):
H01L 29/78 618 E
, H01L 21/205
, G02F 1/136 500
F-Term (56):
2H092JA24
, 2H092JA34
, 2H092JA37
, 2H092JA41
, 2H092JB51
, 2H092KA04
, 2H092KA10
, 2H092MA05
, 2H092MA13
, 2H092MA27
, 2H092NA25
, 2H092NA27
, 5F045AA08
, 5F045AB04
, 5F045AB32
, 5F045AB33
, 5F045AC01
, 5F045AD07
, 5F045AE19
, 5F045AF07
, 5F045BB08
, 5F045BB09
, 5F045BB12
, 5F045BB16
, 5F045CA15
, 5F045DA53
, 5F045EB13
, 5F045EE12
, 5F110BB01
, 5F110CC05
, 5F110CC07
, 5F110DD02
, 5F110DD03
, 5F110DD13
, 5F110DD14
, 5F110DD24
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE44
, 5F110FF01
, 5F110FF03
, 5F110FF09
, 5F110FF30
, 5F110GG02
, 5F110GG15
, 5F110GG19
, 5F110GG25
, 5F110GG45
, 5F110HK06
, 5F110HK07
, 5F110HK33
, 5F110NN02
, 5F110NN46
, 5F110NN54
, 5F110QQ22
Patent cited by the Patent: