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J-GLOBAL ID:200903071591570188
キャパシタの形成方法
Inventor:
,
Applicant, Patent owner:
Agent (1):
船橋 國則
Gazette classification:公開公報
Application number (International application number):1999102048
Publication number (International publication number):2000294745
Application date: Apr. 09, 1999
Publication date: Oct. 20, 2000
Summary:
【要約】【課題】 シリンダ型の下部電極の露出面の全面においてHSG-Siを良好に成長させることが可能なキャパシタの形成方法を提供する。【解決手段】 半導体基板11上のシリンダコア層17に孔状のコアパターン17aを形成し、このコアパターン17aを覆う状態で非晶質シリコン膜18を形成する。コアパターン17aの内壁に非晶質シリコン膜18を残す状態で、シリンダコア層17上の非晶質シリコン膜18を除去し、コアパターン17aの内壁に非晶質シリコン膜18からなる下部電極を形成する。コアパターン17aを構成するシリンダコア層17をエッチング除去した後、下部電極の表面に成長した自然酸化膜及び下部電極を構成する非晶質シリコンの表面層をエッチング除去する。しかる後、下部電極の表面にHSG-Siを成長させる。
Claim (excerpt):
基板上に形成された孔状または島状のコアパターンを覆う状態で非晶質シリコン膜を形成する第1工程と、前記コアパターンの側壁に前記非晶質シリコン膜を残す状態で当該非晶質シリコン膜を除去し、当該コアパターンの側壁に残った当該非晶質シリコン膜を周壁としたシリンダ型の下部電極を形成する第2工程と、前記コアパターンをエッチング除去する第3工程と、前記下部電極の表面に成長した自然酸化膜及び当該下部電極を構成する非晶質シリコンの表面層をエッチング除去する第4工程と、前記下部電極の表面にシリコンの半球グレインを成長させる第5工程とを行うことを特徴とするキャパシタの形成方法。
IPC (2):
H01L 27/108
, H01L 21/8242
F-Term (13):
5F083AD24
, 5F083AD61
, 5F083AD62
, 5F083GA27
, 5F083GA30
, 5F083JA32
, 5F083MA06
, 5F083MA17
, 5F083NA02
, 5F083PR03
, 5F083PR05
, 5F083PR21
, 5F083PR40
Patent cited by the Patent:
Cited by examiner (7)
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半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平8-174950
Applicant:日本電気株式会社
-
半導体素子の構造および半導体素子の製造方法
Gazette classification:公開公報
Application number:特願平3-053933
Applicant:日本電気株式会社
-
半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平8-168308
Applicant:ソニー株式会社
-
特開平4-312971
-
半導体装置の製造方法及び半導体製造装置
Gazette classification:公開公報
Application number:特願平10-019077
Applicant:日本電気株式会社
-
半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平10-037123
Applicant:日本電気株式会社
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願平5-231531
Applicant:沖電気工業株式会社
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