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J-GLOBAL ID：200903072117028948

メモリ回路

Inventor：
中田 俊司

About 中田 俊司

, 
大友 祐輔

About 大友 祐輔


Applicant, Patent owner：
日本電信電話株式会社

About 日本電信電話株式会社


Agent (1)： 長尾 常明
Gazette classification：公開公報
Application number (International application number)：2005036519
Publication number (International publication number)：2006221769
Application date： Feb. 14, 2005
Publication date： Aug. 24, 2006
Summary：
【課題】 SRAMからなるメモリセルの貫通最大電流の低減を図り、エレクトロマイグレーションによる配線断線やホットキャリアによるトランジスタのしきい値電圧変動といった問題を解決する。 【解決手段】 データ書き込み時には、メモリセル1の電源線2に断熱充電電圧PCKを印加し、且つ、一対のビット線BL,NBLの一方に断熱充電電圧PCKを入力し他方にGND電圧を入力して、断熱充電電圧PCKが緩やかに上昇するとき充電してメモリセル1にデータを書き込む。データ保持時には、メモリセル1の電源線2を断熱充電電圧PCKから定電源電圧VDDに切り替えてデータ保持を行う。【選択図】 図1
Claim (excerpt)：
CMOSインバータ2個からなるフリップフロップと該フリップフロップと一対のビット線との間でワード信号に応じてデータの入出力を行う一対のアクセストランジスタとを含むメモリセルによるSRAMからなるメモリ回路において、 前記メモリセルの電源線に対して、定電源電圧と前記メモリセルの時定数よりも緩やかに上昇下降する断熱充電電圧とを切替接続するスイッチ手段と、 データ書き込み時には、該スイッチ手段の切り替えにより前記メモリセルの電源線に前記断熱充電電圧を印加し、且つ前記一対のビット線の一方に該断熱充電電圧を入力し他方に接地電圧を入力し、データ保持時には、前記メモリセルの電源線を前記断熱充電電圧から定電源電圧に切り替える機能と、 を具備することを特徴とするメモリ回路。
IPC (2)：
G11C 11/413 ,  G11C 11/412
FI (2)：
G11C11/34 335A ,  G11C11/40 301
F-Term (7)：
5B015HH03 ,  5B015JJ04 ,  5B015JJ44 ,  5B015KA04 ,  5B015KB62 ,  5B015KB70 ,  5B015KB72
Patent cited by the Patent：
Cited by examiner (3)

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