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J-GLOBAL ID：200903072214912941

薄膜半導体装置及びその製造方法

Inventor：
土 弘

About 土 弘

, 
世良 賢二

About 世良 賢二


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：2003285780
Publication number (International publication number)：2004128487
Application date： Aug. 04, 2003
Publication date： Apr. 22, 2004
Summary：
【課題】 工程を複雑にすることなく、多結晶シリコン膜に回路特性に適したnチャネル型TFTとpチャネル型TFTを形成することができる薄膜半導体装置及びその製造方法の提供。【解決手段】 ガラス基板1上に形成した多結晶シリコン膜3にnチャネル型TFT及びpチャネル型TFTを形成する際に、nチャネル型TFTの一部及びpチャネル型TFTの一部のチャネル領域に、同時にP型又はN型のドーパントを導入する工程を含むものであり、1回のチャネルドープで、低VT及び高VTのpチャネル型TFTの組と、低VT及び高VTのnチャネル型TFTの組とを形成することができ、この方法を用いて、ロジックやスイッチ回路にはオフ電流を小さくできる高VT-TFTを、アナログ回路にはダイナミックレンジを大きくできる低VT-TFTを形成することにより、薄膜半導体装置の性能の向上を図る。【選択図】 図1
Claim (excerpt)：
絶縁性基板上に、少なくとも、多結晶シリコン膜を活性層とするnチャネル型の薄膜トランジスタ(TFT)及びpチャネル型のTFTを備える薄膜半導体装置において、 同一チャネル型の中に、閾値電圧の異なる複数種のTFTを含み、異なるチャネル型の中に、同一のドーパントがチャネル領域に略等しい濃度で導入されたTFTを含むことを特徴とする薄膜半導体装置。
IPC (2)：
H01L29/786 ,  G02F1/1368
FI (4)：
H01L29/78 613A ,  G02F1/1368 ,  H01L29/78 612B ,  H01L29/78 618F
F-Term (48)：
2H092JA24 ,  2H092KA04 ,  2H092NA01 ,  2H092NA26 ,  2H092PA06 ,  5F110AA08 ,  5F110AA16 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110EE02 ,  5F110EE05 ,  5F110EE08 ,  5F110FF02 ,  5F110FF28 ,  5F110FF30 ,  5F110FF32 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG32 ,  5F110GG34 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110GG51 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HL03 ,  5F110HM15 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110NN78 ,  5F110PP01 ,  5F110PP03 ,  5F110PP35 ,  5F110QQ11 ,  5F110QQ25
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (4)
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