Pat

J-GLOBAL ID：200903072222272218

半導体装置の製造方法

Inventor： 坂田 豊和
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 大垣 孝
Gazette classification：公開公報
Application number (International application number)：2003183020
Publication number (International publication number)：2005019721
Application date： Jun. 26, 2003
Publication date： Jan. 20, 2005
Summary：

【課題】ポーラスLow-k膜を層間絶縁膜に用いた配線層形成時に生じる空孔起因の問題点を回避する。【解決手段】犠牲酸化膜104に形成した配線溝108を用いて配線113を形成する。配線層形成の型として用いた犠牲酸化膜をエッチングにより除去した後、犠牲酸化膜を除去した領域にポーラスLow-k膜を充填することにより、層間絶縁膜を形成する。【選択図】 図1

Claim (excerpt)：

多層配線を形成するにあたり、犠牲膜を用いて配線層を形成した後、前記犠牲膜を除去する工程と、 前記犠牲膜が形成されていた領域に低誘電率膜を層間絶縁膜として形成する工程とを具える ことを特徴とする半導体装置の製造方法。

IPC (1)：

H01L21/768

FI (1)：

H01L21/90 P

F-Term (43)：

4K030BA48 ,  4K030LA02 ,  4K030LA15 ,  5F033HH11 ,  5F033HH21 ,  5F033HH32 ,  5F033JJ01 ,  5F033KK11 ,  5F033KK21 ,  5F033KK32 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP16 ,  5F033PP23 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ91 ,  5F033RR00 ,  5F033RR06 ,  5F033RR09 ,  5F033RR21 ,  5F033RR25 ,  5F033RR29 ,  5F033SS22 ,  5F033XX01 ,  5F033XX02 ,  5F033XX20 ,  5F033XX24 ,  5F033XX28 ,  5F033XX31

Patent cited by the Patent：

Cited by examiner (5)

• ダマシンによるメタリゼーション層を形成するためのリソグラフィックな方法
  Gazette classification：公表公報   Application number：特願2000-592868   Applicant：ラム・リサーチ・コーポレーション
• 半導体基板の上に相互接続チャネルを形成する方法および半導体装置
  Gazette classification：公開公報   Application number：特願平5-182187   Applicant：インテル・コーポレーション
• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願2003-146718   Applicant：NECエレクトロニクス株式会社
• 絶縁膜の形成方法
  Gazette classification：公開公報   Application number：特願平8-021206   Applicant：ソニー株式会社
• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平9-061036   Applicant：株式会社東芝